50% Driftssyklus og hastighet i en FPGA

[synq]

hi ........

kan noen hjelpe meg å finne ut av forholdet mellom 50% Driftssyklus og hastighet faktor i FPGA.?

noen linker eller dokumenter.?

Hvor langt jeg trenger for å holde 50% Driftssyklus som engasjert som planlegger å øke frekvensen fra 20Mhz til 300 MHz.?

 

[Lipton]

Hvis du ønsker å få fart på FPGA 15 ganger, DC ikke er din største problemet.

 

[Ace-X]

Det er ingen forhold till du bruker bare én kant av døgnet.For begge kanter designe Driftssyklus har innflytelse på tidspunktet krav logikken som behandler data mellom motsatte klokken kantene.

For å oppnå 50/50 Driftssyklus av døgnet kan du bruke DLL eller DCM på Xilinx FPGAs.

Ace-X.