ADPLL design i FPGA

[jadedfox]

hva er lås utvalg som kan achievd implementere en ADPLL i en FPGA?

 

[mmarco76]

Hvis du utformer det det virkelig an på deg.
Jeg mener jeg har utviklet en som låser signaler fra 1MHz til 5MHz, men egentlig er avhengig av Comparators og tellere størrelse, dessuten også NCO har sin betydning og selvfølgelig clk du bruker til å gjøre alt dette arbeidet.

Du har å tenke på hva er dine spesifikasjoner og så planlegge hvordan du skal begynne.

 

[jadedfox]

mmarco76 skrev:

Hvis du utformer det det virkelig an på deg.

Jeg mener jeg har utviklet en som låser signaler fra 1MHz til 5MHz, men egentlig er avhengig av Comparators og tellere størrelse, dessuten også NCO har sin betydning og selvfølgelig clk du bruker til å gjøre alt dette arbeidet.Du har å tenke på hva er dine spesifikasjoner og så planlegge hvordan du skal begynne.