Advarsler når simulere RAM basert Shiftreg

[sivarajm]

hei, jeg har generert en RAM basert Shiftreg (959bit) fra ISE10.1i. når jeg simulere i modell sim, får jeg noen advarsler. Jeg har gitt nedenfor ... Jeg selv laget corelib og jeg har samlet alle komponentene den nedded da jeg simulert, men jeg får sånn Når jeg simulere jeg holdt min simulering Oppløsning i "PS". Kan u fortelle mi hvordan du fjerner dette problemet. -------------------------------------------------- --------------------------------------------- # Laster C: \ FPGAdv63LS \ Modeltech \ win32/../std.standard # Loading C: \ FPGAdv63LS \ Modeltech \ win32/../ieee.std_logic_1164 (kroppen) # Laster C: \ FPGAdv63LS \ Modeltech \ win32/../ieee.numeric_std ( kroppen) # Laster C: \ FPGAdv63LS \ Modeltech \ win32/../std.textio (kroppen) # Laster xilinxcorelib.prims_constants_v9_0 # Loading xilinxcorelib.prims_utils_v9_0 (kroppen) # Laster xilinxcorelib.pkg_baseblox_v9_0 (kroppen) # Laster xilinxcorelib.c_reg_fd_v9_0_comp # Loading work.shift_reg_959 (shift_reg_959_a) # Laster xilinxcorelib.c_shift_ram_v9_0 (atferdsmessig) [color = red] # ** Merk: MERK: c_shift_ram_v9_0: fullført sjekk generika # Tid: 0 ps Iterasjon: 0 Region: / shift_reg_959/u0 Fil: F :/ PROJECTS/PROGRAMS/CDMA_1023/Shift_Reg/shiftreg_core/c_shift_ram_v9_0.vhd [/color] # Loading xilinxcorelib.c_reg_fd_v9_0 (atferdsmessig) ------------------------- -------------------------------------------------- --------------------

 

[o_nayyeri]

hi ISE 10,1 har noen problemer som at jeg ting som problemet skje fra ISE oppdateringsfilene foreslår jeg at du bruker ISE 9,1 lykke