Analog Delay locked loop krets THESIS

[blowfish]

Slik jeg gjør et prosjekt i FORSINKELSE Locked Loop, jeg ønsker å studere ANALOG FORSINKELSE Locked Loop CIRCUIT DESIGN, TYPER OG ULIKE METHODLOGIES BRUKES for utformingen av CIRCUIT
Behage sende meg noen papirer ELLER THESIS, som forklarer DLL FRA SCRATCH TIL SLUTT FOR jitter reduksjon og minimeringTAKK PÅ FORHÅND

 

[zakrotta]

Low-jitter klokke multiplikasjon: en sammenlikning PLL og DLLs

van de Beek, RCH Klumperink, EAM Vaucher, CS Nauta, B.
Univ..i Twente, Enchede, Nederland

Notatet vises i: Circuits and Systems II: Analog og digital signalbehandling, IEEE Transactions on [se også Circuits and Systems II: Express truser, IEEE Transactions on]
Publication Date: 2002 august
Volum: 49, Issue: 8
På side (r): 555 til 566
ISSN: 1057-7130
INSPEC Accession Number: 7478914
Digital Object Identifier: 10.1109/TCSII.2002.806248
Lagt online: 2002-12-16 09:58:56.0
Abstract
Notatet viser at for en gitt strøm budsjett, en praktisk phase-locked loop (PLL)-baserte clock multiplier genererer mindre jitter enn en forsinkelse-locked loop (DLL) tilsvarende.Dette skyldes det faktum at forsinkelsen cellene i en PLL-ring-oscillator kan forbruke mer strøm per celle enn sine motstykker i DLL.Vi kan vise at denne effekten er sterkere enn den beryktede jitter opphopning effekt som oppstår i spennings-kontrollerte oscillator (VCO) for en PLL.Først, en analyse av stokastiske-output jitter av arkitekturer, på grunn av de viktigste støykilder, blir presentert.Så, en annen viktig kilde til jitter i en DLL-basert klokke multiplikator er behandlet, nemlig stokastisk mismatch i forsinkelsen celler som utgjør det DLL spenning-kontrollerte forsinkelse linje (VCDL).En analyse blir presentert som forteller stokastiske spredningen av forsinkelsen av cellene til produksjon jitter på klokken multiplikator.En krets design teknikk som kalles impedans nivå skalering, blir deretter presentert som tillater designeren å optimalisere støy og mismatch oppførsel av en krets, uavhengig av andre spesifikasjoner som hastighet og linearitet.Bruk denne teknikken på en forsinkelse celle design gir en direkte kompromisset mellom støy forårsaket jitter og strømforbruket, og mellom stokastisk mismatch indusert jitter og strømforbruket.
Beklager, men du må logge inn for å vise dette vedlegget

 

[zakrotta]

CMOS DLL-baserte 2 til 3,2 V-ps jitter 1 GHz klokke synthesizer og temperatur-kompensert fleksibel oscillator

Foley, DJ Flynn, MP
Dept. of Microelectron, Nat.Univ..Irland, Cork, Irland;

Notatet vises i: Solid-State Circuits, IEEE Journal of
Publication Date: mars 2001
Volum: 36, Issue: 3
På side (r): 417 til 423
Møte Dato: 05/21/2000 - 05/24/2000
Sted: Orlando, FL
ISSN: 0018-9200
Coden: IJSCBC
INSPEC Accession Number: 6889726
Digital Object Identifier: 10.1109/4.910480
Lagt online: 2002-08-07 00:19:21.0
Abstract
Notatet beskriver en lavspent lavt jitter klokke synthesizer og en temperatur-kompensert fleksibel oscillator.Begge disse kretser benytter en selvkorrigerende forsinkelsen-locked loop (DLL) som løser problemet med falske låsing forbundet med konvensjonelle DLLs.Dette DLL krever ikke forsinkelsen styrespenning å bli satt på power-up, det kan komme av manglende referanse klokke pulser, og fordi forsinkelsen utvalget ikke er begrenset, kan det ta en variabel referanse klokkefrekvensen.DLL-filen inneholder flere klokke faser som kombineres for å produsere den ønskede output frekvens for synthesizer, og gir temperatur-kompensert biasing for fleksibel oscillator.Med 2 a-V forsyne målt rms jitter på 1 GHz synthesizer utgang var 3,2 ps.Med en 3,3-V forsyning, rms jitter på 3,1 ps ble målt til en 1,6 GHz-utgang.Den fleksibel oscillator har en 1,8% frekvens variasjon over en omgivelsestemperatur fra 0 ° C til 85 ° C.Den kretser ble fabrikkert på en generisk 0,5-μm digital CMOS prosess
Beklager, men du må logge inn for å vise dette vedlegget

 

[zakrotta]

A Low-Phase Noise, Anti-Harmonic Programmerbare DLL Frequency Multiplier Med Periode Feil Erstatning for Spur Reduction

Du, Q. Zhuang, J. Kwasniewski, T.Notatet vises i: Circuits and Systems II: Express truser, IEEE Transactions on [se også Circuits and Systems II: Analog og digital signalbehandling, IEEE Transactions on]
Publication Date: 2006 november
Volum: 53, Issue: 11
På side (r): 1205-1209
Antall sider: 1205 - 1209
ISSN: 1057-7130
Digital Object Identifier: 10.1109/TCSII.2006.883103
Lagt online: 2006-11-13 07:50:44.0
Abstract
En lav fase støy, delay-locked loop-basert programmerbar frekvens multiplikator med multiplikasjon forholdet 13 til 20 og output frekvensområdet fra 900 MHz til 2,9 GHz, er rapportert i denne korte.En ny switching kontroll ordningen er ansatt i kretsen for å aktivere muligheten til å låse til frekvenser enten over eller under oppstarten frekvens uten initialisering.For å redusere falsk utgangseffekt nivå, en lav båndbredde ekstra sløyfe [perioden feil kompensasjon loop (PECL)] er ansatt for å kompensere for effekten perioden feilen skyldes fasen omstillingen feil.Denne frekvensen multiplikator er implementert i TSMC 0,18-<formula formulatype="inline"> <tex> $ mu (hbox (m }}$</ tex> </ formel> CMOS-teknologi og måles med en syntetisert frekvens kilde.En betydelig reduksjon av produksjonen Spurs fra <formula formulatype="inline"> <tex> $-$</ tex> </ formel> 23 til <formula formulatype="inline"> <tex> $-$</ tex> </ formel> 46,5 dB ved 1.216 GHz oppnås ved å aktivere PECL.Målt syklus til syklus timing jitter på 2,16 GHz er 1,6 hk (RMS) og 12,9 ps (PK-pk), og fase støy er <formula> <tex> $-$</ tex> </ formel> 110 <formula formulatype="inline"> <tex> $ (hbox (dBc)) / (hbox (Hz)) $ </ tex> </ formel> 100 kHz offset med et strømforbruk på 19,8 mW på et 1.8 - V strømforsyning.
Beklager, men du må logge inn for å vise dette vedlegget

 

[DZC]

Følgende materiale kan være nyttig for you.Actually jeg har dratt nytte mye.
http://www.edaboard.com/viewtopic.php?p=437359 # 437359

Hilsen.

 

[flushrat]

se

http://www.edaboard.com/viewtopic.php?p=573707 # 573707