Analog IP Develeopment-Hva vil du spørre om?

[superluminal]

Hei alle

Jeg snart skal gå til et intervju som en analog IP utvikler eller du kan ringe, analoge IC designer.Jeg "tror" jeg har en god bakgrunn på det, men jeg vil vite om du vil intervjue meg, hva slags spørsmål du vil stille?

Dette vil hjelpe meg mye

Takk på forhånd

 

[bimbla]

Dette er en god og nyskapende måte å bruke forumet.

Du bør være ferdig med analog design.Begrepene del plasseringer, ruting og problemer som kan føre til problem i gitte freq spekteret.
Analog designere mer enn noe annet, stole mye på deres erfaring og intiution.

All the best.

bimbla.

 

[sutapanaki]

Ett tror jeg ville spørre deg er hva som er årsaken til resultatet motstand MOS transistorer - med god forklaring på det, hvor den kommer fra, osv. Kan du svare?

 

[superluminal]

Etter definisjonen av produksjonen konduktans (fra et fysisk synspunkt, liker jeg dette uttrykket, men ingen forskjell) for en MOS transistor, det er (dI / DV).

Der kan vi se at hvis strømmen er konstant uavhengig av anvendt renne spenningen vil vi ha null konduktans (uendelig output impedans).Dette er til en viss grad er tilfelle for gamle lange kanalen MOS med utgang motstand i størrelsesorden M ohm.

Men for kort kanal MOS IV karakteristikkene viser en økning i produksjonen gjeldende med økende avløp spenning fører til åpenbare liten verdi for produksjon motstand.

Økningen i produksjonen aktuelle med avløp spenning (derav reduksjon av produksjonen motstand) skyldes:
1 - Kanal lengde Modulation (CLM)
2 - Drain Induced Barrier Senker (DIBL) - dette reduserer terskelen spenning med økt avløp spenning fører til ytterligere flyt av strøm.
3 - slå gjennom - som kanalen lengden avtar, kilden og avløp uttømming regioner kommer svært nær hverandre.Dermed kan det elektriske feltet på grunn av drenere spenning å trekke noen elektroner gjennom uttømming regionen og langt fra inversjonslag fører til flere aktuelle komponenten.

Takk for spørsmålet ditt og venter på mer!

 

[nozone]

et spørsmål til deg, hva er den komponenten av VCO fase støy, og hvordan ønsker du å senke fase støy for en CMOS VCO.

Jeg ble spurt en gang.

 

[godz]

godt svar på CMOS produksjon impedans, på tross av at du burde ha snakket om Utgangsimpedans i både triode regionen og metning (aktive) region.
bra kompis, kan du fortelle oss hvorfor konvertering gevinst for en dobbel balansert aktiv blandebatteri 4dB mindre enn forventet verdi for samme transconductance scenen med den samme skjevhet gjeldende?!
wow, føles det godt å være en intervjueren

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />

 

[sutapanaki]

Bra.Jeg er 90% fornøyd med svaret om Utgangsimpedans av de fleste.Men hvorfor for eksempel kanal lengde modulering minsker impedans.Og fordi jeg antisipate ditt svar vil jeg gjerne be deg om å ikke svare i form av en formel, men fra en mer fysisk synspunkt.Hvorfor gjeldende i metning øker med høyere drain spenninger.Anta lang kanal enhet.
Andre spørsmålet.Hvis du har en forsterker - OPAMP eller OTA.Hva ville du gjøre for å øke gevinsten og henholdsvis, hva ville du gjøre for å øke båndbredden?Hva setter en grense på økning av BW, eller gevinst?

 

[my_design]

Spørsmålet jeg vil spørre deg er
(1) hvor mange prosjekt av analoge IC design du er ferdig.

(2) Din rolle i hvert prosjekt.

 

[superluminal]

Vel, la oss ansikt at spørsmål storm i orden!

nozone:

Det VCO fasen støy komponenter er hovedsakelig på grunn av flimmer støy og i prinsippet, indre spenning og strøm støykilder inni oscillator loop.Disse kildene inne i loopen blir forsterket gjennom oscillator's forsterker og legge til output frekvensen til VCO fører til usikkerhet i definere null krysset hendelser i produksjon kurveformen sammenlignet med en ren produksjon.Her vil jeg huske noen ord fra Asad Abidi Jeg leste en gang: "... det er ingen tilfredsstillende metode for å forutsi fase støy i avslapning og ring CMOS oscillatorer, heller ikke en behandling som forener og skiller de mekanismene som hvordan spenning og strøm støy i kretsen komponenter av en oscillator forvandle seg til fase støy "

Til lavere fase støy i en CMOS VCO er det mange ting å ta hånd om starten fra gulv-planlegging til kretsen topologier brukt som:
-Du bør plassere VCO så langt som mulig fra den støyende digitale delen av systemet (til lavere substrat støy effekter) og skal vokte sin kontroll linjen form eventuell støy som mulig.
-Videre påvirker topologien av disken i PLL den jitter indusert gjennom, sier noen clock skew i telleren etapper.
-God design av dagens speil i PFD gir "stille" drift når PLL er låst og reduserer fase støy.
-God design av PFD å redusere de døde-sonen spenn er nødvendig for å redusere fase støy nedbrytning fra PLL.
-Bruk av pseudo differensial topologi, med litt forsiktighet, reduserer dagens-indusert støy, senker krets hode-rom og øker produksjonen swing.

godz:

Jeg tror årsaken til output impedans i triode regionen er åpenbar som den nåværende og avløp spenning er knyttet til hverandre i en direkte lineær sammenheng, dersom renne spenning er nok lavere enn overdrive spenning.Derfor vet jeg ikke snakke om det.

Som den vanskelige spørsmålet postet du om konvertering gevinst for både dobbel balansert aktiv mikser og transconductance scenen - Rigth NÅ, jeg har ikke noe klart svar.Det virker for meg jeg trenger å gjøre noen undersøkelser om det!(Jeg liker denne typen spørsmål - men ikke i et intervju!)

sutapanaki:

Ved utbruddet av metning, kanalen i klemmes av på avløp.Med høyere drain spenninger, er pinch-off punkt beveger seg mot kilden holde sitt potensial på samme verdien av metning spenning.I lang kanal tilfeller, uten noen virkning senke terskelen spenning, forskjellen mellom anvendt spenning og metning spenningen er brukt på området mellom renne slutten og knip-off point fører til høyere elektrisk felt som trekker flere elektroner, eller den trekker dem i høyere hastighet, fra kanalen til avløp slutten og dermed øke avløp gjeldende.Egentlig er disse elektronene strømme vekk fra overflaten og sin analyse kreves noen 2D elektriske feltet løsning.Jeg håper jeg har det du vil at jeg skal svare.

Om det andre spørsmålet, vil jeg vite om du spør meg om å øke gevinsten og deretter øke båndbredde samtidig eller bare hvordan å øke dem separat.Jeg tror at begrensningen på å øke båndbredde og gevinsten er stabiliteten i forsterkeren, og den nødvendige ytelsen faktorer som for eksempel slew rate.

my_design:

Takk for ditt spørsmål, men den type spørsmål betydde er av teknisk type og ikke knyttet til erfaring eller tidligere arbeid som dette bør allerede være kjent for intervjueren på forhånd.

Mange takk til dere alle.Waiting for more!

 

[sutapanaki]

Igjen gode svar.Det er bare en liten ting som jeg ikke helt enig i:
"... fører til høyere elektrisk felt som trekker flere elektroner, eller det trekker dem i høyere hastighet, fra kanalen til avløp slutten og dermed øke renne gjeldende."
Jeg tror ikke det uttømming regionen feltet trekker flere elektroner på et høyere hastighet.For meg hastigheten er enten mettede eller er hastigheten som elektronene forlate kløp-off kanal.Dette er fordi kilden til elektroner er faktisk kanalen - som en foss som gjennom-put er definert av hvor mye vann det er like før (på kanten av) fossen.For meg er det Utgangsimpedans kommer fra reducton av den effektive lengden på den gjenværende delen av kanal - samme spenning Vdsat i en kortere lengde, bør bety høyere hastighet (hvis ikke mettet) for samme beløp ekstra kostnader (definert av Vgs - VT).
For gevinst og BW - vel, la oss dele det i 3 deler: øke / minske gevinsten alene; øke BW alene; Hva ville du gjøre hvis du ønsker mer gevinst ved høyere BW eller ønsker mer BW for samme gevinst.
Og når du nevnte slew-rate, her er ett mer: vanligvis slew-rate begrensning sies å komme fra Miller kondensator (når du bruker denne typen erstatning).La oss si at lasten / output kapasitans er sammenlignbare i størrelse til Miller (ikke efffective Miller) kapasitans.Hvordan ville resultatet kapasitans påvirke SR?