Array assignements i Verilog

[sujithchakra]

Kan noen vennligst hjelpe meg ..... Hva er galt i følgende utsagn? reg [07:00] en [00:07]; en [1] [0]

 

[aji_vlsi]

[0]

 

[verma.ind]

Hei .... Jeg tror u har erklære en en-dimensjonal matrise og tildele til todimensjonal matrise det er derfor det er å gi en syntaksfeil. Hva u HV erklære er 1-D utvalg av bredde 8bit ..... For 2-D array: det er reg [07:00] arr [07:00] [07:00]; [/code]

 

[semiconductorman]

verma.ind, er jeg redd du har fått det galt min venn. Den opprinnelige koden (sujithchakra) var korrekt, men som Aji forklart det er ikke mulig i Verilog å gjøre denne typen assingment, systemverilog imidlertid ikke tillater deg å skrive dette. Hvis du har absoultely fått til å gjøre dette så prøv denne. reg [07:00] en [00:07]; en [1] = a [1] | 8'b1; dette ville fungere fint (For simulering bare)

 

[boardlanguage]

[0]