ASIC Design flow

[Dhaval Parikh]

[hello venner
jeg ønsker full ASIC design flyt og informasjon om de ulike typer optimalisering i Verilog syntese.]

 

[haneet]

Dhaval gå trodde denne linken.det er i denne tråden bare.

ftopic210745.html.

 

[Hards]

Hei Dhaval u just read Smith bok for ASIC design flyt og lese manualer hjelp av tråkkfrekvensen
bruke denne lenken
http://www-ee.eng.hawaii.edu/ ~ msmith / ASIC / HTML / ASICs.htm # anchor11320

 

[anishrai]

u kan referere noen VLSI bok .... de fleste av dem gir flyten ... ya smith vil bli ganske nyttig

 

[dsairajkiran]

Hei Dhaval,
ASIC flow .....

spesifikasjon ----> atferdsmessige beskrivelse ----> simulering ----> syntese ---> gate nivå netlist oppnås ---> flooorplanning (inkluderer strøm planlegging )---> plassering ---> trail rute ---> rc utvinning ---> forsinkelse beregning ---> timing analyse ---> klokken tre syntese ---> timing optimalisering (med spredte klokke )---> detaljert ruting ---> maktanalyse -- -> DRC/LVS---> gds2.

Under syntese optimalisering kan gjøres for området eller timing.By standard verktøyet optimalisering for området.