ASIC syntese og FPGA synthesis

[Anjali]

hallo,
Jeg har gjort ASIC syntese på design mine bruker dc.og jeg har gjort FPGA synthesis hjelp synplifyPro på samme design.

Jeg har simulert de ASIC syntetiserte netlist og alle test-vektorer er bestått.og jeg har simulert de FPGA syntetiserte netlist, men i dette tilfellet, noen test vektorer er mislyktes.

kan noen forklare hvorfor det er slik?

 

[SPARC]

Anjali, må du være noe mer konkret om Test Vektorer som sviktet SynplifyPro og advarsler eller feil dermed generert.Årsaken til det er DC og Synplify bruke ulike optimalisering strategier.Og FPGA har fått noen restriksjoner vedrørende RTL som skal syntetiseres.Da bør du se etter de begrensninger, Optimzation mål, brukte Libraries and Synthesis egenskaper.

 

[wjx197733]

Jeg tror de begrensningene, er eller biblioteket forskjellen mellom ASIC og FPGA

 

[Renjith]

Hei anajali,
så ur post syntese simuleringer mislyktes.
men igjen, om atferden simuleringene ble arbeidet riktig?

 

[fotball]

ASIC er annerledes å FPGA, den netlist videre ASIC kan ikke bli gitt videre FPGA for alltid fordi FPGA kilden begrensning.