be om hjelp om gjennomgripende av pipelined ADC

[lhlbluesky]

Jeg designe et pipelined ADC (10 bits 1.5bit per scene), men jeg finner svært merkelig problem, jeg laget den første etappen, og den andre fasen henholdsvis, og hver scene fungerer bra, men når jeg kobler de to scenene sammen, den første fasen kan arbeide, men den andre fasen ikke fungerer veldig godt, resultatet av sub-ADC av den andre fasen er alltid 01 i hele spekteret, forvirret, hvorfor?
i estimert lasten av de gjenværende etapper, og koblet den som lasten av de første to etapper, og jeg sjekket mitt signal og timing, det er ikke noe problem;
men hva er grunnen?
kan noen gi meg noen råd.
pls hjelpe meg.
takker alle for svar.

 

[lhlbluesky]

kan noen hjelpe meg?
my comp er dynamisk låst struktur (in allen bok);
når jeg simulerer først og secong scenen, jeg bruk VDC kilde, men når gjennomgripende, inngangene til secong scenen er produksjon av det første stadiet (full differensial), og
den har en prosess med innstilling, ikke liker VDC kilden, men hvorfor gjør det ikke fungerer?
er det problemet med komp min? når jeg simulerer den separat, fungerer det godt.
pls gi meg noen råd.

 

[pixel]

Bruker du ikke oversampling klokke.Kan du tegne timing diagram?

 

[ch1k0]

ikke-overlappende clok kan være problemet.Vis clok faser.

 

[jeffsky520]

du bør nok gjøre spørsmålet ditt klart først, viser timing figur eller someting annet.

 

[lhlbluesky]

dette er timingen figuren, phi1 er utvalget fasen, phi2 er hold fase (for første stadium), phi1d er klokken med reset (for ned-plate prøvetaking);
Jeg gjør det sub-ADC (to komposisjoner) operere i klokken phi1 (prøven fasen av curent scenen), er det sant?
eller andre forbedret klokke?
Beklager, men du må logge inn for å vise dette vedlegget