blandet design i gitterpunkt ispLever

[davorin]

Siden ispLever Base 4.1 støtter ikke blandet språk design ..

Hvordan kan jeg inkludere en VHDL CPU kjerne for eksempel i en Verilog design?

 

[lucbra]

Jeg har ikke prøvd det ennå, men de ba meg om å kompilere VHDL og Verilog filer adskilt, bygge edif netlist, og etterpå bygge sammen.

 

[davorin]

Vel .. eneste måten ser ut til å være via synplify pro .... men hvem har råd til det likevel?(o;Eller kan jeg importere flere EDIF subdesigns i ispLever?

 

[eBond]

Ja, det
doesnt support blandet modus, men du kan bruke anyother verktøy for første trinnene som Aldec eller Rivera ..Hvis du trenger programvaren lemm vet, og når EDIF er gjort så kan du begynne å bruke gitterpunkt ispLEVER 4.2 eller preffered 5 ..thatsis god enkelt verktøy ...
performanceis awesome
Bond

 

[davorin]

eBond wrote:

Ja, det doesnt support blandet modus, men du kan bruke anyother verktøy for første trinnene som Aldec eller Rivera ..
Hvis du trenger programvaren lemm vet, og når EDIF er gjort så kan du begynne å bruke gitterpunkt ispLEVER 4.2 eller preffered 5 ..
thatsis god enkelt verktøy ...

performanceis awesome

Bond