Blokkerte og distribuerte Ram inferens i Xilinx FPGA

[kil]

Hei, Hvorfor i Xilinx de blokkerte Ram og Distributed Ram er infered når READ_ADD er registerd (blokkert RAM), og når ikke registerd det vil være infered som Distributed RAM. Thanks Kil

 

[echo47]

Den Xilinx Block RAM i silisium har en fast adresse innspill register som ikke kan omgås. Det kan med andre ord Block RAM ikke asynkron leser. Hvis HDL ikke inneholder et tilsvarende register, så syntesen verktøyet ikke kan bruke et Block RAM, og må falle tilbake til å bruke Distributed RAM.

 

[omara007]

[Quote = echo47] Den Xilinx Block RAM i silisium har en fast adresse innspill register som ikke kan omgås. Det kan med andre ord Block RAM ikke asynkron leser. Hvis HDL ikke inneholder et tilsvarende register, så syntesen verktøyet ikke kan bruke et Block RAM, og må falle tilbake til å bruke Distributed RAM. [/Quote] Jeg har kodet min VHDL slik som å ha et register array som er 32deep X 42bits .. Problemet jeg står overfor er at når du kjører XST tar dette bare kode rundt 5 timer med syntese / optimalisering! .. og jeg får denne advarselen:

[color = blue] Du prøver kanskje å beskrive en RAM på en måte som er uforenlig med blokk og distribuert RAM ressurser tilgjengelig på Xilinx enheter, eller med en bestemt mal som ikke støttes. Gå gjennom Xilinx ressurser dokumentasjon og XST bruksanvisningen for koding retningslinjer. Benytte seg av RAM ressurser vil føre til bedre enhetsbruk og redusert syntese tid [/color]

Hva kan være grunnen til dette lenge syntesen tid? ..