Cadance etter layout spørsmålet

[tyanata]

Hei,

Jeg har følgende qustion når jeg kjører innlegg layout simulering.Og når jeg tomten kan si drain strøm av multy gate eller multy stykke Transistor, simulator plott gjeldende enkeltsidebesøk stykke denne Transistor.Er det noen valg som må være slått på i CADNACE
å overvinne denne ulempen?

 

[varunmjman]

Kan u kan prøve dette i analoge før simuleringen
Først u velge analysen da de analoge miljøet selv
Outputs -> saveall.

En ny form kommer .. I så lete etter de tre første avmerkingsboksene.De er redde for strøm, strøm etc. se en u ønsker å lagre på "alle"

 

[tyanata]

Ja dette er rett, men spørsmålet mitt hvordan du gjør det simulator for å se en multifinger Transistor som en Transistor, fordi på den måten du foreslå simulator bare vil lagre strøm av gruppe parallelt koblet transistorer.