CMOS LC VCO

[calculus_cuthbert]

Hei
Jeg har utviklet en CMOS LC VCO.
Jeg ønsker å forbedre produksjonen svinge av VCO.
Pre layout simuleringer viser at utdataene swing er 1,4 V (0.18u prosessen)
Men etter å legge ut alle blokkene utdataene swing drops til 0.8V topp til topp.

Jeg ville sette pris på om noen kunne hjelpe meg å finne ut hvordan du kan øke produksjonen swing.Er det på grunn av parasitic motstand at få senkes?

Bakken planet i mitt design er i nedre mest metall ..bør jeg endre det til et metall lag med lavere resistivity?

 

[Blackuni]

Hei,

På tross av å gå inn i spekulasjoner, jeg vil anbefale deg å finne effektive parasitic R
er lagt til hver gren.U kan gjøre IR drop simuleringen.

Takk,

 

[oermens]

bruker du minimum bredde spor og minimum antall VIAS?Jeg gjorde en extraction med QRC forleden dag bruker minimum sized spor / VIAS for strøm / bakken, og så at vdd taper 50mV fra bondpad å m1 (8 metall prosessen).

 

[calculus_cuthbert]

Hvordan gjør jeg IR drop simulering?

 

[Blackuni]

Hei,

B4 går for IR slipp analyse, U kan prøve dette enkelt

foreta ur simulator for å skrive ut driftspunkt informasjon (node spenninger) på ulike tidspunkt poeng.

deretter sammenligne verdier mellom prelayout og postlayout kjørt.

for exp: sammenligne node spenninger skrevet av simulator mellom før og etter layout simulering @ gang 0n

Dette vil bidra til å finne wht / whr det wnt galt

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />Håper dette hjelper.

Takk,

 

[Sprinter]

Jeg
er også overfor en lignende problem,
dvs. discrepency mellom pre
og post layout simulering resultat av en klasse C vco.Halen gjeldende hopp til dobbelt så mye.Aner du hvordan du kan feilsøke problemet?

 

[RFDE]

kan du sjekke kvaliteten faktor av spiral etter utvinning og sammenligne før extraction, ser det ut til at kvaliteten faktor av spiral faller betydelig etter extraction,