CMOS Technology er LOW POWER?

[asnprabhu]

Hvorfor CMOS-teknologien kalles som lavt strømforbruk?

 

[hung_wai_ming@hotmail.com]

CMOS logikk er drevet av spenning i stedet for strøm som bipolar teknologi, så det er ingen base gjeldende nødvendig.Dette er allerede en faktor for strøm reduksjon.
CMOS kan lett krympet fra si 1.0um til 0.18um eller 0.09um, så det parasittiske hetten er krympet lett, så skifter strømmen er redusert ytterligere om makten reduksjon.
CMOS logikk er tog til tog, så reduksjon av terskelen spenning i PMOS og NMOs hjelper spenningstilførsel nødvendige, slik 3.3V i 0.35um ned til 1.8V i 0.18um dermed ytterligere redusere bytte strøm, strømforbruket ytterligere redusert.
Lekkasje er normalt mye mindre enn dypt submicron fra 0.18um

 

[rfsystem]

Beklager!

Argumentet om at CMOS er lav makt er ikke riktig.Det er kretsen arkitektur for logikken krets som gjorde feil konklusjon at CMOS er lavere.

Den detaljerte Årsaken er at med utfyllende enheter i

RATIO på statisk til dynamisk Nåværende kunne gjøres svært lav.I likhet med den typiske digitale kretser og system behandling hvor kanten tur i 20ps men perioden er bare 2ns.Så opp til en statisk / dynamisk nåværende forhold på 0,01 everthing er fin.Hvis den statiske forbruket øke krets makt er dominert av statisk kraft.

Den komplementære kretser kan også gjøres med utfyllende bipolare.Lekkasjen er allerede lavere, slik at forholdet blir bedre.

På 45nm S / D og gate lekkasje dominere og multigate teknikken må brukes.På denne tiden kostnaden fordelen av MOS versus Bipolar nedgang.Jeg endelig se spesielle enheter som er laget av bipolar mekanismen, men ser ut som MOS å bevare lav statisk / dynamisk forhold.

 

[hung_wai_ming@hotmail.com]

I utgangspunktet godtar jeg agrument din.
Hva jeg trodde var en generell ide mesteparten av tiden CMOS logikk burde være forholdsvis ha lavt strømforbruk sammenlignet med andre teknologier hvis vi snakker om samme logiske funksjoner, så egentlig er dette spørsmålet for vid å diskutere her, er imidlertid én ting ganske sikkert, de siste 30 årene, bortsett fra i dag i svært dype submicron teknologier (om vi ikke snakker om lekkasje her), hvis du vil ha minimal hvilemodus nåværende eller standby-strøm i en krets, er CMOS alltid den beste.

 

[asnprabhu]

Hei Jeg er enig med u

Digitale kretser har svært store dynamiske strøm

Kan du plz forklare tydelig den statiske gjeldende?

 

[hung_wai_ming@hotmail.com]

I forhold til logikk operationg,
"dynamisk" betyr Logikken er toggling
"statisk" betyr logikken er stabil i én stat.

"statisk" gjeldende kan bety når man logikken er stabil, den nåværende det forbrukt selv
og til lasten.Hvis belastningen er resistiv, så du vet resultatet.Hvis lasten er kapasitive, så vil den ikke ha statisk gjeldende unntatt lekkasje

"dynamisk" nåværende kunne bety Switching Current lading / utlading den interne parasitter lokket til effekten logikken for å endre fra en tilstand til en annen.Dessuten omfatter skyte-thru gjeldende ved overgangen og noe det kan dominere hvis designen ikke å være god

 

[asnprabhu]

Takk for det ovenfor infoNår vi snakker abt en CMOS digital krets (enkel inverter)?Hvordan kan vi si at det er et lavt strømforbruk?

Er det på grunn av høy dynamisk strøm?(High dynamic strømmer kan forventes fordi store variasjoner i spenningen i løpet av kort tid)Jeg gjorde ikke få statisk nåværende konseptet faktisk vil det være lav sammenlignet med dynamiske gjeldende?
hvorfor er dette?

 

[eternal_nan]

Det er en feil i BJT g. CMOS argumentet presentert ovenfor: BJTs er fortsatt slepende med en faktor på 10x i integrering tettheter, så selv gjør en sammenligning mellom BJT og CMOS for digital krets strømforbruk er ugyldig.Hvis BJTs ble skalert til samme størrelse som CMOS currenty er (45nm) statisk strøm vil øke på en måte sammenlignes med det som ble sett i CMOS, som er hvis BJTs kan selv gjort for å arbeide i disse geometrier.