Config CPLD (haster, HASTER)

[wshmelb]

Hei, alle!
Jeg bruker altera CPLD - EPM7128SLC.
hvis jeg bruker en av de altera universitetet kommunikasjonstjenester, kan CPLD være svært enkelt configed.
Problemet er at jeg designe min krets, som en del av kretsen min, ønsker jeg å bruke JTAG pins (TDI, TDO, TMS, TCK) å gjøre ISP ting.

første problem: etter at jeg kompilere koden min i MAX II 10.2, fra en av filene som genereres av Max, er det XXX.rpt
Denne filen viser alle pin konfigurasjon, mange I / O-port er igjen som reserverte porter og disse portene er ikke koblet til noe.Jeg tror at det er ikke bra hvis jeg la en inngang på en CMOS logikk float.So Jeg vil forsikre om de reserverte portene er veldig knyttet til INGENTING!

andre problemet: en ting er i XXX.rpt fil, TDO pin.hva bør jeg gjøre for at PIN-kode?Trekk opp, rive ned eller ikke koblet til?

siste problem: Jeg har også laget et annet PCB, er det en programmerer, kun brukt for programmering av CPLD.Med Byteblaster II ned kabel, har jeg koblet VCC, GND, TDI, TDO, TMS, TCK og alle trekker opp / ned motstander.Hva med resten ubrukte pinner og produksjon aktiverer pins?Må jeg definere dem også, eller bare la dem flyte?

Takk

 

[sp]

Det finnes alternativer for de ubrukte pinner ...

i quartusII
på oppdraget (menyen) -> Enhetsbehandling -> Device Pin Valg ...--> velger Ubrukte pinnene fanen -> velg dott u vil gjøre wth alle de ubrukte pinner ...

how u oppretter programmerer? ...jeg tot u trenger bare å installere programvaren, wth den byteblaster II kabel ...u er allerede i stand til å programmere CPLD / FPGA ...

jeg hav noen av universitetet styrene også ....altera Universitetsstyret er virkelig interessant,,, de sjetongene innsiden er egentlig ikke de som er billig en ...very good ...

wad hav u gjort wth styret ...mind deling ...

hilsen,
sp

 

[wshmelb]

Jeg har også prøvd i qu (at) rtus II, som du sa, alternativer for ubrukte pinner, tri-uttalte inn-/utgang kjøring bakken / output kjøring uspesifisert signal.Jeg valgte tri-uttalte inngang.Det morsomme er at jeg kan ikke velge output kjøring bakken.Vet du hvorfor?
Også for spenningen (en av kategorien i enheten og pin-valg), standard I / O-standarden bør settes som TTL / LVTTL eller LVCMOS??
Hvis jeg config alle pinnene, kompilere prosjektet, bør jeg få en fil som har all informasjon om pinnekonfigurasjoner. (Som XXX.rpt fil i MAX II).Hva er den tilsvarende filen i qu (at) rtus II?
Jeg kan laste ned design til CPLD, som er på altera Universitetsstyret og jeg har testet en del av designen min, det fungerer.
Så nå har jeg to andre alternativer,
i) å bygge mitt eget PCB, som brukes til å konferere den CPLD bare har den 5x2 male header sitter i styret, slik at jeg kan plugge i nedlastingen kabelen.problemet mitt er at jeg dont vite hvor å koble disse I / O-porter og utgang aktiverer pinner!
ii) at CPLD er en del av kretsen min, etter config det, må jeg sette det inn i min krets.som du vet er, JTAG aktivert.så jeg kan reconfig den CPLD innenfor denne kretsen.Jeg trenger et eksempel / skjematisk vise meg nøyaktig hvordan disse ubrukte pin er koblet sammen.

Som du vet, disse komponentene er ikke billig.Jeg har bare ett EPM7128, og en PLCC-84 socket.Så jeg må få alt gjort på ett skudd, ingen sti og feil.

Og tusen takk for svaret ditt

 

[sp]

faktisk ur spørsmål er for forskudd for meg å svare ....Men u kan alltid gå til altera webside ...registrere en konto ...så u vil b kunne bruke "MySupport" ...den altera min støtte er det beste online støtte jeg noensinne har sett ....tjenesten ingeniøren svare på ur problem i svært rask tid og de virkelig kunne løse ur prob ...go prøve det ...

Jeg tror konvensjonelt ...for programmering i FPGA vi bruker begrepet "konfigurere" ...og å programmere CPLD vi bruker begrepet "program" ..sant?

Jeg er ganske forvirrende fra ur stolpe ...u hav Universitetsstyret ...og u også hav av CPLD chip?er jeg riktig? ...og u prøver å lage en egendefinert bord wth den CPLD chip u hav?

y dont u bare bruk universitetsstyret kommer wth en chip inni? ... yu trenger for å lage en PCB for en annen CPLD?

hilsen,
sp

 

[wshmelb]

^ _ ^, yep.ur høyre.hva jeg mener med konfig faktisk program.
vel, egentlig, vi r gjøre et skoleprosjekt - design et svært enkelt digitalkamera.
Som en del av design, vil jeg bruke en PLD.Jeg har utformet en FSM, en 19-bit binær teller med ASYNC tilbakestille noen andre logiske porter og en MUX.Så det viser seg å være at en CPLD er det beste valget å realisere mitt design.
Vi ønsker alt på ett brett. (Bildebrikke, CPLD, SRAM, MAX232, UC .....).Det er derfor vi ikke ønsker å bruke universitetets styre.

Og jeg bare undertegnet opp altera online support, venter på svar.

Takk så mye for å fortelle meg det.

skål

 

[sp]

Jeg har alltid bruk altera MySupport ...og jeg får alltid min kvalitetsløsninger der ...

jeg hav ett forslag for u. ..y dont u rettferdig bruk FPGA ...som syklon, syklon II, stratix (II) ..Prisen er høyere, men så u vil b flere bekvem som u dont hav å bruke UC ...og dott ur CPLD ikke bare kan putte inni FPGA ... the FPGA dag virkelig kan passe i svært store design ...

det prob er bare tht FPGA er SRAM base,,, slå av strømmen da everythings borte ...Men u kan bruke en EEPROM å konfigurere FPGA alt det oppstart ...

ur skole er forskudd virkelig tht for en student å gjøre et slikt prosjekt ... enkelte prosjekt? ..

how u gonna loddetinn det SMD ting? ...hvordan du gjør det JTAG prgramming ting? ... hvordan vet hvilke pinner i CPLD er for programmering og som er for global CLK ...how u får de informasjon, les i dataarket, men kan ikke få tht ..

håper å vite mer ...

hilsen,
sp

 

[jay_ec_engg]

Det er alltid trygt å gi PU / PD alternativet for alle kontroll pinner av PLD, spesielt JTAG pinner annet om TMS eller TCK pinner slår deretter JTAG staten maskinen vil gå inn randon tilstand som kan skape et problem.Bruk standard PU / PD design gitt av altera med PLD datablad eller byteblaster / bit blaster dataark.Kontroller at ur styret oppfyller spenning kravet.