V
vaf20
Guest
hei alle vennen min
Hvordan kunne jeg gjennomføre 2 påfølgende IKKE i Xilinx ISE?
så u vet XST optimalisere den til en wire fra inngang til utgang!
generelt, hvordan kunne kontrollere syntese, implementering og montering eller plassering?er det noen forskjell b / w CPLD og FPGA gjennomføring i dette tilfellet?
tnx
Hvordan kunne jeg gjennomføre 2 påfølgende IKKE i Xilinx ISE?
så u vet XST optimalisere den til en wire fra inngang til utgang!
generelt, hvordan kunne kontrollere syntese, implementering og montering eller plassering?er det noen forskjell b / w CPLD og FPGA gjennomføring i dette tilfellet?
tnx