Data skrånende bli tatt med Chipscope 7.1 ...

[grubby23]

Hei

Jeg har en enkel VHDL counter modul som jeg ønsker å feilsøke med Chipscope 7.1 på en Virtex II bord:

library IEEE;
bruk IEEE.std_logic_1164.all;
bruk IEEE.std_logic_unsigned.all;

enhet toppen er
port
(
clk: in std_logic: = 0;
cnt: out std_logic_vector (3 downto 0)
);
end toppen;

arkitektur opptre på toppen er
signal counter: std_logic_vector (31 downto 0): = (andre => 0);
begynne
prosessen (clk)
begynne
if (clk hendelse og clk = 1) og deretter
counter <= teller 1;
end if;
end prosessen;
cnt <= counter (31 downto 2

<img src="http://www.edaboard.com/images/smiles/icon_cool.gif" alt="Kjølig" border="0" />

;
end oppføre seg;

Jeg syntetisere denne modulen med XST 7.1 og jeg deretter generere et ikon med Chipscope Generator.Jeg genererer en ILA med TRIG0 der utløse bredde er 8, målrettingstype: utvidet og antall match enheter 1.Funksjoner som Enable Trigger sekvenser Storage Qualification og tigger
output-porten er deaktivert.Data dyp er 512 prøver og data bredden er 16 biter mens Data er ikke samme som utløser!

Så jeg legger til en ny chipscope.cdc kilden til min Ise prosjektet og dobbeltklikk for å starte Chipscope Core Inserter.JTAG Klokke BUFG Innsettingstid er aktivert.I Net tilkoblinger jeg koble clk_BUFG til klokken signal,
utløse signaler deretter lavere 8 biter av telleren,
dvs. counter [7 .. 0] og dataene signalene nedre 16 biter av telleren,
dvs. counter [15 .. 0].I prosessen egenskapene jeg fortelle XST å bruke JTAG klokke som FPGA oppstart clock.I start deretter Implemeent design prosessen og jeg kan se at Chipscope starter inserterlauncher.
Jeg får en advarsel:

Timing: 2666 - begrensning ignorert: Path "TS_U_D_path" TIG;

Jeg bruker så Chipscope analyser for å laste ned generert bit fil på
den FPGA.Den analysator sier at en 1 kjerne ble funnet i JTAG enheten Chain.Jeg klikker deretter Trigger Øyeblikkelig slik data skal returneres immerdiatelly.Dessverre kan jeg bare se en enhet 1 Enhet 0: Venter på kjernen til å være bevæpnet, treg eller stoppet klokken på status og i bølgeform det forteller meg "venter på last opp".Etter 2 minutter Jeg traff stopp-knappen og det står: ERROR - enhet 1 Unit 0: Last kommando mislyktes - ingen nye data.

Alle som en idé hvor problemet kan være?Ville være veldig takknemlig for tilbakemelding

 

[shawndaking]

ser ut som din klokke ikke er koblet til Ila.

bare sjekke vhdl koden.

Jeg pleier ikke liker atomisation så jeg legger den vhdl kode ikonet og Ila av meg selv, slik jeg ikke kan aldri få det galt.