H
hifni
Guest
Hai alle,
Er det mulig å gjøre e utsette linje for logikk signal på PLD?
Takk før for all hjelpen.
Er det mulig å gjøre e utsette linje for logikk signal på PLD?
Takk før for all hjelpen.
Navigation
Install the app
How to install the app on iOS
Follow along with the video below to see how to install our site as a web app on your home screen.
Note: This feature may not be available in some browsers.
More options
You are using an out of date browser. It may not display this or other websites correctly.
You should upgrade or use an alternative browser.
You should upgrade or use an alternative browser.
B
bibo1978
Guest
ja i FPGA du kunne, men du bør ta vare på ruoting forsinkelser med tidsbegrensninger på ruten.
Generelt er det vanskelig å oppnå en nøyaktig rute forsinkelse for store fanout signaler som klokker, men en slektning rute er meget mulig å gjøre med både rute forsinkelse begrensninger, og plassering tvang, dette er bare mulig når du har en liten fanout ellers er det ganske vanskelig å oppnå en presis forsinkelse
Generelt er det vanskelig å oppnå en nøyaktig rute forsinkelse for store fanout signaler som klokker, men en slektning rute er meget mulig å gjøre med både rute forsinkelse begrensninger, og plassering tvang, dette er bare mulig når du har en liten fanout ellers er det ganske vanskelig å oppnå en presis forsinkelse
H
hifni
Guest
Takk Bibo,
Jeg vet det er mulig ved bruk av FPGA, men jeg mener GAL16V8 eller lignende i PLD ..
Har du noen info om dette?
Jeg vet det er mulig ved bruk av FPGA, men jeg mener GAL16V8 eller lignende i PLD ..
Har du noen info om dette?