designe dividere med 3 / 2 counter

[ASIC_intl]

Hvordan utforme en dividere med 3 / 2 teller som synthesizable?

 

[natg9]

Hei paljeg har en doc om samme
men på grunn av annen grunn im får denne feilmeldingen msg fra EDABOARD

Beklager, men denne filen er allerede lagt ut!Bedre kopier og lim følgende link inn i ditt innlegg, der den samme filen er plassert:
http://www.edaboard.com/viewtopic.php?p=280661 # 280661så gi meg ur email id i ll stolpe den å uhilsen
natg

 

[AdvaRes]

Hei,

Ja bruke dokumentet Clock_Dividers_Made_Easy.pdf, er det svært nyttig.Du kan gjøre lett 1 / 2, 3 / 2 og 1 / 5 divider med 50% duty cycle

 

[ASIC_intl]

Kanne u lage et skille ved 3 / 2 teller med ved hjelp av to FSMs blant dem en opererer i positiv kant og den andre i negativ kant.

Den clock_divider_made_easy.pdf tilnærming er annerledes.

 

[speedforu]

<img src="http://images.elektroda.net/10_1219831540.jpg" border="0" alt="designing divide by 3/2 counter" title="utforme dividere med 3 / 2 counter"/>LEP er pulsen du genererer når du FSM telleren telle klokken kantene blir 0.lep_d1 er produksjon av registeret med innspill LEP klokket på negativ kant.Produksjonsgapet er en enkel ELLER av disse 2 signaler.

 

[ASIC_intl]

Vi ønsker et skille ved 3 / 2 teller ikke et skille med 3 mot hvis timing diagram har blitt trukket.

 

[dcreddy1980]

Hei ASIC_intl, Kan du gi meg en grunn til hvorfor u ønsker å gå for FSM tilnærming til deler av 3 / 2 clock generasjon?

 

[ASIC_intl]

Det er ingen grunn til spesielt.Det kan gjøres på den måten også.Måten foreslått av dokumentet av STMicroelectronics er en tradisjonell tilnærming.

Kanne u løse på den måten jeg nevnte!

 

[Peter Chang]

Jeg synes det trenger en PLL.Peter