Designing PLL med FPGA for en endelig årig prosjekt!

[arbalez]

Jeg ønsker din mening om å designe en heldigital fase låst loop. er det ganske enkelt for en endelig årig prosjekt? eller er det verdt å være en endelig årig prosjekt? min foreleser sa at det er lett å lage slike PLL med FPGA. og den analoge man er mye tøffere. Så skal jeg fortsette eller designe en analog en? Vennligst skriv ditt forslag. Tq.

 

[arunragavan]

godt design av en ADPLL er ganske enkelt .. vel WOT u må forstå er de grunnleggende buildin blokkene i en ADPLL Den første er PFD etterfulgt av et lavpassfilter og til slutt en DOC - digital kontroll oscilloskop. Prøv å simulere disse blokkene u wud få utgang for ur ADPLL .. både fase og frekvens har å låse. Jeg har noen materialer på ADPLLs .. jeg kan laste dem hvis nødvendig. med hilsen

 

[arbalez]

Jeg tror jeg trenger det. Kan du laste opp filene? ikke skrive VHDL kode for adpll en hektisk en? takk.

 

[arunragavan]

Vel her er et dokument som inneholder informasjon om ADPLLs Digital Phase Locked Loops Mike DeLong 13 mai 2004 Topic Temaet for denne tekniske papiret blir FPGA implementering av digital fases låst sløyfer. Håper dette hjelper deg med hilsen