Det CPLD første er ugyldig? Hvordan innledende inngangssignalet?

[ZFDok]

Mitt design er et skift register, og inngangssignalet er SCL og SDA, viser utdataene Shift register, er jeg innledende registeret, men i virkeligheten krets, den opprinnelige verdien er ikke mitt ønske?Følg er min design prosjekt, som kan hjelpe meg?endre filen og laste opp til meg?
Beklager, men du må logge inn for å vise dette vedlegget

 

[ZFDok]

hjelp meg!Jeg trenger hjelp takk!

 

[echo47]

Du lastet opp en hel Synplify ISE prosjektet, og ga svært liten forklaring.
Du må bedre isolere problemet og spør klare konkrete spørsmål.
Husk at vi ikke har maskinvaren, og mange av oss ikke har et verktøy.

 

[ZFDok]

Jeg beklager. jeg allerede laste opp prosjektet, men ser ikke her i dag.
Jeg brukte ISE 6.2 og synplify8.1 pro er CPLD xcr3064xl,
hvis jeg ikke tildele skift data til kontrollen data, er designen fungerer bra,
Code:alltid @ (posedge wComplete)

begynne

rSelRxd = wCtrlData [2: 0];

rSelTxd = wCtrlData [5: 3];

rSelRts = wCtrlData [8: 6.];

rSelCts = wCtrlData [11: 9];

/ / RSelDsr = wCtrlData [17: 15];

rSelDtr = wCtrlData [14: 12];

/ / RSelRi = wCtrlData [20: 18];

/ / RSelDcd = wCtrlData [23: 21];

slutti dont vite hvorfor denne blokken utføre mens strømmen på? jeg allerede initialisere wComplete til 0 i innledende block.and den andre blokken er den samme.

jeg har et annet problem.

når jeg begrensning på MobRxd og MobTxd skiltet til 31 og 32 pin deretter prosjektet cound ikke kompilere passert, hvorfor?
veldig takke for deg hjelp!

 

[ZFDok]

Hvorfor kan jeg ikke laste opp filen?
Beklager, men du må logge inn for å vise dette vedlegget