detaljer om wireload modeller

[pandit_vlsi]

hei alle. plz gi meg detaljer om wireload models.ie 1.Hva er disse modellene? 2.why brukes de? 3.Når de er brukt?. 4.give en ex: av wireload modell? plz gi somelinks for disse .... Pandit ....

 

[zhustudio]

1. Wireload modellen brukes til å modellere ledning forsinkelse og kapasitans i syntesen scenen. 2. Fordi i syntese scenen, er ledningen forsinkelsen ikke regnet på banen forsinkelsen. Ettersom teknologien lengden krympe, gir wire forsinkelsen viktigere rolle i bane forsinkelse, lik eller større enn celle forsinkelse for 130nm til 90 nm. Så vi trenger å anslå ledning forsinkelse i tidlig prosjekteringsstadiet (Synthesis). 3. Til submikronivå design, 180nm og under. For større teknologi lengde, kan du over-begrensningen klokken for å gi litt margin til ledning forsinkelse for backend P & R. 4. Du kan se wireload modellen i frihet filen fra hvilken som helst syntese bibliotek. Slike som wire_load ("smic18_wl10") {motstand: 8.5e-8, kapasitans: 1.5e-4, område: 0,7; bakke: 66.667; fanout_length (1,66.667);} Eller kan du bruke report_lib kommandoen i dc_shell

 

[utmseng]

Vil bare legge til noe på spørsmålet nr 4. I lib format, foruten fanout lengden, tror jeg DC skal faktisk bruke fanout_capacitance og fanout_resistance å beregne netto forsinkelsen. (RC forsinkelse). Disse dataene kan genereres ved estimering av fysiske kompilator