DFT hjelp

N

newcpu

Guest
Hei,
Jeg er forvirret av en DFT problem nå.Siden skanne kjedene fra fontend er ikke nok, teste dekning er litt lav.Noen fortalte meg at å øke lengden på hver skanning kjeden kunne løse dette problemet.Men jeg ikke begrense lengden på hver skanning kjeden.Testen dekning er fortsatt ikke høy.Hva bør jeg gjøre for å øke lengden på hver skanning kjede og testen dekning?

Beste hilsen,
newcpu

 
Lengden på hver skanning kjede bestemmes av design i seg selv ikke begrensninger.Du bør sjekke test for testability.Hvis design er god på testability, må du sjekke ". SPF" fil generert av DFT kompilatoren.

 
Begrensninger av lengden av en kjede er ikke en prioritity begrensning.Hvis du har lav dekning sjekk for Testability utgaver for eksempel:
Ikke tilbakestille controlability.
Klokke gatting
Klokke domener
Låsene
Hvis du unngå dette problemer dekningen vil øke.

Alt dette problemer må rapporteres i Loggfiler.Hvis yoiu se etter mer infor chec www.synopsys.com, der de har noen dokumenter om DFT

 
Tusen takk for hjelpen.Hva er ". SPF" fil generert av DFT kompilatoren?Hvordan å generere den?
Og om låsene, mener du det oppslag låsen?

 
Når du er ferdig setter skanne på det øverste nivået, skriver Standard Test Interface Language (STIL) test protokollen arkiv for TetraMAX bruke write_test_protocol kommandoen.Du bør også skrive ut et Verilog eller VHDL toppnivå netlist for bruk i TetraMAX.
dc_shell> write_test_protocol-format stil-out top.spf
dc_shell> skrive-format Verilog-output top.v

 
Du bør angi noen uttalelse, der du dekning er lav, hvis ikke du ikke kan få et klart svar.Og DFT dekning lavt, major SERVAL sitte.som låsen, interne generere klokke, intern restarte eller sette, klokken domene, noen makro: RAM, ROM.og noen makro du bør bryte den.

 
Takk mye.
Skanningen kjeden Feil er: Chain C16 blokkert på DLAT gate top_core0.dsp_top.audio_top0.aud_zspsubsys.LOCKUP (863572) etter sporing 107 celler.(S1-1)

Beste hilsen,
newcpu

 
Fra feilmeldingen, kan du sette gjennomsiktig attributt på disse låsene.

 
Lengden på skanningen kjeden ikke ville ha mye å gjøre med testen dekning.
Den DFT overtredelser rapporteres av verktøyene bør kontrolleres nøye i stedet, og faste.

 
En annen fasetter som kan lite test-dekning er:
1.generert klokke logikk
2.generert restarte logikk
Du bør omgå dem testmodus signal

 

Welcome to EDABoard.com

Sponsor

Back
Top