Differential innganger og utganger i Verilog

[ikevin]

Hei, jeg har en Virtex 5 bord, og jeg ønsker å interface en høyhastighets DAC og ADC til det. Jeg har differensial 16 bits data og en klokke i + 1 klokke ut totalt. Kan jeg gjøre noe slikt for differensial signaler?

 / / ADC del / / sjekk Postive og Negage deler av døgnet alltid @ (CLOCK_IN_P eller CLOCK_IN_N) begynne CLOCK_IN

 

[TA37]

Prøv å lese Xilinx ap notater på differensial par. Vanligvis er disse anses som en enkelt logisk signal inne i HDL, ser du ikke begge innganger. Snarere differensial naturen er en I / O-teknologi bestemt funksjon spesifisert i Xilinx begrensningen filen (e). Det du har vist er problematisk og vil sannsynligvis generere en låsen for DATA0. Verktøyene må anta at P = N = 0 og P = N = 1 er mulig. Med mindre du er eksplisitt lage black-box * BUFDS * elementer i HDL, se sidene 139 140 av http://www.xilinx.com/support/documentation/sw_manuals/xilinx11/virtex5_hdl.pdf .

 

[ikevin]

Takk for hjelpen TA37. Vet du om jeg kan instantiate bufferne på innsiden av øverste nivå modul som følgende?

 modul differential_signals_test_top (input CLOCK_IN_P, inngang CLOCK_IN_N, inngang [15:00] DATA_IN_P, inngang [15:00] DATA_IN_P, / / utgang CLOCK_OUT_P, / / output CLOCK_OUT_N, produksjon [15:00] DATA_IN_BUFF) reg CLOCK_IN; reg CLOCK_OUT; reg [15:00] DATA_IN; reg [15:00] DATA_IN_BUFF; IBUFDS # (kapasitans ("DONT_CARE"), DIFF_TERM ("falske"), IBUF_DELAY_VALUE ("0"), IFD_DELAY_VALUE ("AUTO.... "), IOSTANDARD (." default ")) IBUFDS_inst (O (CLOCK_IN), I (CLOCK_IN_P), IB (CLOCK_IN_N));.... OBUFDS # (IOSTANDARD (". DEFAULT ")) OBUFDS_inst (O (CLOCK_OUT_P) , OB (CLOCK_OUT_N), I (CLOCK_OUT));... IBUFDS # (. kapasitans ("DONT_CARE"), DIFF_TERM ("falske"), IBUF_DELAY_VALUE ("0"), IFD_DELAY_VALUE ("AUTO"),... (. O (DATA_IN).. IOSTANDARD ("default")) IBUFDS_inst, I (DATA_IN_P), IB (DATA_IN_N)); / / sende ut CLOCK_OUT / / låsen DATA_IN til ANOTHER buffer ved hver CLOCK_IN alltid @ (posedge CLOCK_IN) begynner DATA_IN_BUFF

 

[rberek]

Ja, det kan du. RB