DNL og INL simulering tid

[pseudockb]

Hei, jeg prøver å få DNL og INL for mitt 12-bit SAR ADC.Problemet er at hver prøve tar drøye 2 timers simulering tid.Betyr det at jeg må bruke 8000 simulering timer å få DNL og INL plottet?Det høres absurd for meg.Kanskje jeg vet at jeg gjør det på riktig måte og hva som er normal praksis å simulere DNL og INL for ADC?Takk

 

[sankudey]

Hei,
Jeg er også på dette feltet og har gitt mye thouhgt til det.Men kunne ikke finne en bedre måte.Theoritically, hvis du kunne modellen hele banen i Verilog-en eller i noen ting lese som spiste minst kan ta vare på problemstillinger knyttet til INL / DNL; du kan gå med modellen.Men det jeg fant er at det er svært tenkte ot gjøre modellering riktig, minst for hele ADC containg lineære / ikke-lineære / klokke drevet blokker.

1.
Du kan gjøre én ting.Du kunne gi noen skritt innganger, dvs stirre tilfelle.Verdiene kunne dekke hele commonmode utvalget, men ikke alle trinnene.Dermed vil du få maksimal data og andre, de mangler fortsatt kan være interpolert.Men dette er overhodet ikke korrekt måte.Bare en metode for å få ideen om hele bildet.

2.
Jeg vet ikke hvilken simulator du arbeider med.Fra mitt experiance hva jeg har er at når både analoge og digitale deler er simulert i en analog simulator (for meg Cadence), det tar mye mye tid.Hoveddelen er tatt av den digitale cellene.Hvis du er nok sikker på at den digitale delen er ganske fine og ikke følsom for clock jitter er klokken kant osv. (dvs. selve systemet hastigheten mye mindre enn de individuelle gate eller FF hastighet og brukes relaxedly), så kan du gjøre følgende.
-> Du erstatte ditt digitale deler av ideelle komponenter fra analoge lib / ahdl etc. Disse vil lagre simulering tid.

Jeg vil legge til ett poeng her.Du må sjekke nøye før du tar noen av de andre.Hva jeg sa er det jeg anta.Ingen av dem blir folloed av meg, som jeg ennå å fullføre hele ADC.Jeg vil også be om at, hvis det noen ting effektivt; når du legger den for andre fattige gutter som oss.

Gd Luck ..
sankudey

 

[Mline7]

Du kan modellere DAC du bruker i mathlab, og bare legge mismatches i mathlab.På den måten vil du kunne kjenne linearitet av DAC, som skal være svært nær at dine SAR ADC.Mathlab modelization vil være langt raskere enn krydder én.

Det finnes også mange måter å beregne din INL / DNL som en funksjon av du enheter mismatch:

ex: for en N-bit Resistor String DAC
DNL = ΔR / R
INL = 2 ^ (N-1) ΔR / R

Så du må bare størrelse enheten i funksjon av ønsket linearitet.

 

[pseudockb]

Takk for forslaget.Kan noen vennligst gi meg noe materiale om hvordan du kan simulere kondensator array DAC i Simulink?Jeg vet ikke hvordan å implementere skifte algorithmn i Simulink.Takk.