Effekt av PI og PO Begrensninger på Test Dekning

[S. nikhil]

Hei,

Dette er beskrivelsen av en celle som brukes i design våre.
modul EMPTYCELL (IP);
input IP;
endmodule

Inngangene av designen har en forbindelse til disse cellene (EMPTYCELL) som beskrevet ovenfor.Derfor føler vi at under ATPG inorder å unngå feil i DRC stadiet (IN ATPG Flow) er det nødvendig å begrense inngangene har forbindelse med denne cellen.Men ved å gjøre det (dvs. legge PI begrensninger port navn ved hjelp Tetramax), får jeg redusert test dekning.

Kan noen guide meg om dette.

Mens du gjør ATPG, hva ville være effekten av å legge PI og PO begrensninger på test dekning.

Takk

Nikhil

 

[vlsi_eda_guy]

Hei nikhil,

Hvis port er direkte og kobler bare til denne emptycell, så er det ikke nødvendig å begrense innganger.

Hvis det er noen andre banen i tillegg til inngangene feil å bli observert så definitivt vil du se en reduksjon i dekning.

Og hvorfor tror du at det vil føre til enkelte DRC feil?-vlsi_eda_guy