Ekstra enhet etter syntese

[sheikh]

Hei Dears Jeg skrev en VHDL-kode og deretter syntese det. Resultatet av syntesen inneholder en enhet som det er ikke i min databane. (I vedlagte fig, mellom ADD / SUB og et register som er koblet til det). det er en FD (en 32 bit D_ff), Kan du fortelle meg, hvorfor ISE produserer denne enheten etter syntese? og hvordan kan jeg endre følgende kode som, ADD / SUB koble til REG_4 direkte? Hilsen Mostafa

 mux4: mux_2x1_32bit port kart (INPUT1 => C1_sig, INPUT2 => C3_sig, SEL => Select_1, OUTPUT => out_mux4_sig); prosess (CLK) begynner if (clk = '1 'og clk'event) så hvis add_sub_0 = '0' da out_Add_sub_1_sig clk, Rout => C4_sig);

 

[ads_ee]

sheikh, out_Add_sub_1_sig er et register, som du etterfulgt av din REG32_bit instans. Sytnthesis produsere nøyaktig hva du kodet. Jeg ser ikke et problem. Hvis du ikke ønsker den ekstra registrere fjerne Reg_4 forekomst og utføre oppdraget C4_sig