en presserende spørsmål om pipelined ADC

Z

zxasqw123

Guest
hei alle sammen
Jeg kan ikke forstå hvorfor cap samsvarer ikke er ikke så viktig i S & H design?
hvis jeg vil lage en 12bit eller mer oppløsning pipelined ADC, men min hetten kan ikke slik kamp (0,1%), er dette et stort problem i min S & H design?
takk en meget

 
Kjære zxasqw123,

Selvfølgelig linearitet av front-end S / H fasen er svært viktig, siden det direkte påvirker linearitet av inngangssignalet til ADC.Men hvis den velkjente Flip-Around strukturen er benyttet som S / H, den enhet gevinst er nesten uavhengig av kondensatoren samsvarer ikke, siden de samme kondensatoren brukes både for prøvetaking og holder operasjoner.Derfor er det ingen kondensatoren forhold som avviker fra enhet skyldes samsvarer ikke.
På den annen side, hvis en kostnad-videredistribusjon S / H struktur er benyttet som bruker en kondensatoren for prøvetaking og en annen på vent, det stemmer ikke blir viktig, siden input-output kjennetegn er som følger:
Vout = (Cs / Ch). Vin
Så store kondensatorer og / eller samsvarer ikke erstatning teknikker skal brukes.

Hilsen,
Ezt

 
Jeg tror det ikke er viktig som output gevinst vil bare bli endret (dvs. samplet signal vil (Gå ΔG) * Vin
så hvis dette får ikke medfører noen saturation Jeg tror den effekten som utlignet og kan bli tolerert av digital korreksjon.

 
Sitat:

Jeg kan ikke forstå hvorfor cap samsvarer ikke er ikke så viktig i S & H design?
 
hei, jeg kan ikke være enig med ditt syn.Jeg tror Selv om du bruker betaling videredistribusjon S / H struktur, cap samsvarer ikke bare bringer få variasjon, men ikke påvirke S / H ytelse åpenbart at alle enheter kan arbeide godt i metning.

ezt wrote:

Kjære zxasqw123,Selvfølgelig linearitet av front-end S / H fasen er svært viktig, siden det direkte påvirker linearitet av inngangssignalet til ADC.
Men hvis den velkjente Flip-Around strukturen er benyttet som S / H, den enhet gevinst er nesten uavhengig av kondensatoren samsvarer ikke, siden de samme kondensatoren brukes både for prøvetaking og holder operasjoner.
Derfor er det ingen kondensatoren forhold som avviker fra enhet skyldes samsvarer ikke.

På den annen side, hvis en kostnad-videredistribusjon S / H struktur er benyttet som bruker en kondensatoren for prøvetaking og en annen på vent, det stemmer ikke blir viktig, siden input-output kjennetegn er som følger:

Vout = (Cs / Ch). Vin

Så store kondensatorer og / eller samsvarer ikke erstatning teknikker skal brukes.Hilsen,

Ezt
 
hi jeffsky520
Takk for svar, tror jeg denne feilen er lineære feil, og det vil ikke føre nonlinearity.but for eksempel hvis min hetten har en 1% samsvarer ikke, betyr det at jeg inn et 1V spenning da min S & H kun får 0.99V, hvordan kan jeg få 12bit oppløsning?
kan jeg endre skriving, for eksempel skriving 1.01V spenning?
takk

 
du kan ikke få 12 bit når kondensatoren dont samsvarer bedre enn 0,025%.
du får 6 bit av 1% målrettet.Gi meg beskjed hvis du ikke vet hvordan du får disse tallene

 
Usman Hai wrote:

du kan ikke få 12 bit når kondensatoren dont samsvarer bedre enn 0,025%.

du får 6 bit av 1% målrettet.
Gi meg beskjed hvis du ikke vet hvordan du får disse tallene
 
I pipelined ADCs, den kondensatorer brukes til å angi gevinst på hver
stadium.For rester spenning<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$V_{out} = V_{in}\left(\frac{C_s C_f}{C_s}\right)' title="3 $ V_ (ut) = V_ (i) \ venstre (\ frac (C_s C_f) (C_s) \ høyre)" alt='3$V_{out} = V_{in}\left(\frac{C_s C_f}{C_s}\right)' align=absmiddle>

,

<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$C_s' title="3 $ C_s" alt='3$C_s' align=absmiddle>

og

<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$C_f' title="3 $ C_f" alt='3$C_f' align=absmiddle>

er satt nominelt
lik for å få gevinst på 2.Anta

<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$C_s = C \pm \Delta C' title="3 $ C_s = C \ pm \ Delta C" alt='3$C_s = C \pm \Delta C' align=absmiddle>

og

<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$C_f= C \mp \Delta C' title="3 $ C_f = C \ mp \ Delta C" alt='3$C_f= C \mp \Delta C' align=absmiddle>

.Derfor er rester spenning blir<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$\begin{eqnarray}V_{out} &=& \left(\frac{C \pm \Delta C C \mp \Delta C}{C \pm \Delta C}\right) V_{in} \\&=& \left(\frac{2C}{C \pm \Delta C}\right) V_{in}\\&=& 2\left(1 \mp \frac{\Delta C}{C}\right) V_{in} \end{eqnarray}
br /' title="3 $ \ begynne (eqnarray) V_ (ut) & = & \ venstre (\ frac (C \ pm \ Delta C C \ mp \ Delta C) (C \ pm \ Delta C) \ høyre) V_ (i) \ \ & = & \ venstre (\ frac (2C) (C \ pm \ Delta C) \ høyre) V_ (i) \ \ & = & 2 \ venstre (1 \ mp \ frac (\ Delta C) (C) \ høyre) V_ (i) \ end (eqnarray)" alt='3$\begin{eqnarray}V_{out} &=& \left(\frac{C \pm \Delta C C \mp \Delta C}{C \pm \Delta C}\right) V_{in} \\&=& \left(\frac{2C}{C \pm \Delta C}\right) V_{in}\\&=& 2\left(1 \mp \frac{\Delta C}{C}\right) V_{in} \end{eqnarray}
' align=absmiddle>For en full skala skriving, det

<img src='http://www.elektroda.pl/cgi-bin/mimetex/mimetex.cgi?3$V_{out}' title="3 $ V_ (ut)" alt='3$V_{out}' align=absmiddle>

må ikke avvike fra
ideell verdi av mer enn en halv LSB.Men for en N-bit ADC, den
kondensatoren søkeord må være korrekte til N-1 biter.Derfor,
 
Du sa "Men for en N-bit ADC, den kondensatoren samsvarende må være korrekte til N-1 bit."

kan du gi den grunn?Jeg fikk ikke se på alt materiale før.Takk ~

 
Jeg tror du må ha sett dette før kanskje du kanskje ikke har lagt merke til det.Ok jeg skal prøve å forklare i detalj.

Forutsatt en 10 bit pipelined ADC består av 10 etapper, hvor hver fase løser 1 effektive bit.Det er nøyaktighet for hver scene.Måten nøyaktigheten krav på hver fase er utledet ved tanke på senere stadier i rørledningen som ideelle flash konverter.For eksempel første trinn genererer rester og overføre den til 9-bit ideelle flash ADC.Denne første fasen rester må være korrekt for 9-biter slik at ideelle ADC kan løse biter.Det andre trinnet rester må 8-bits nøyaktige og så videre.Derfor, i-th scenen må være korrekt for Ni biter.

Nøyaktighet betyr her er V-LSB_i = 1 / 2 ^ (Ni).

Nå kan man dele nøyaktigheten krav blant annet feil mekanisme som brukes til å vises i pipelined adcs, som op-amp få feil, settling feil, kondensatoren samsvarende feil etc etc. Så, vanligvis under utforming, denne nøyaktigheten budsjett er fordelt på de ulike feil .Vanligvis har hver feil krav er halvparten av LSB.Så ovenstående formel kan skrives som for hver nøyaktighet krav som 1 / 2 ^ (N-i 1)

Man kan også designe hver scene med nøyaktighet som 1 / 2 ^ (Ni),
noe som har en konservativ design som op-amp gevinst øker med 6dB, settling er økt, og passer kravene er strengere.

 
Jeg forstår.
Så egentlig er kondensatoren søkeord i hver scene skal (Ni) biter langs rørledningen, hvis alle trinn har 1bit effektiv oppløsning, mens ikke (N-1) biter i det du sa før.Det vil si at den kondensatoren samsvarende kunne være avslappet i senere rørledning stadier, selv om vi vanligvis ikke gjør, er jeg rett?

 
Ja, jeg brukte N-1 som et spesialisert Ved første trinn løse 1 bit.Ja senere stadier har svært avslappet målrettet, få feil og settling krav.Hvis du er opptatt med lavt strømforbruk design, så må du få nytte av dette relaxations.Når det er sagt, skjønnhet pipelined trinn er å utforme en scene (som er første trinn) omhyggelig og kopiere de samme design igjen.Dvs hvorfor ingen i praksis trekke full nytte av disse relaxations som design tid øker betraktelig.

 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top