U
umairsiddiqui
Guest
Ifølge Virtex 5 Brukerhåndbok (ug190.pdf):
-------------------------------------------------- ---
Hver del har en F8MUX.F8MUX kombinerer utganger av F7AMUX og F7BMUX å danne en combinatorial funksjon opptil 27 innganger (eller 16:1 MUX).Bare én 16:1 MUX kan implementeres i en bit, som vist i Figur 5-23.
===========================================
Nå har jeg koden
modulen mux16
(
skriving clk,
input [3] sel,
input [15] i,
output reg q
);
alltid @ (posedge clk) begynner
tilfellet (Sel)
4'd0: q <= i [0];
4'd1: q <= i [1];
4'd2: q <= i [2];
4'd3: q <= i [3];
4'd4: q <= i [4];
4'd5: q <= i [5];
4'd6: q <= i [6];
4'd7: q <= i [7];
4'd8: q <= i [8];
4'd9: q <= i [9];
4'd10: q <= i [10];
4'd11: q <= i [11];
4'd12: q <= i [12];
4'd13: q <= i [13];
4'd14: q <= i [14];
4'd15: q <= i [15];
standard: q <= 1'b0;
endcase
slutt
endmodule
===========================================
Jeg får følgende resultat bruker Xilinx Ise 9.2.02i (IO buffere er ikke påkrevd) => 6 skiver
og også merke til er det ingen F8MUX!
================================
* Final Report *
================================
Final Results
RTL Toppnivå Utdatakoding Filnavn: mux16.ngr
Toppnivå Utdatakoding Filnavn: mux16
Utdataformat: NGC
Optimalisering Mål: Area
Hold Hierarki: NO
Design Statistikk
# IOS: 22
Cell Usage:
# Bels: 7
# LUT3: 1
# LUT6: 4
# MUXF7: 2
# FlipFlops / Latches: 1
# FD: 1
=================================Enhet utnyttelse sammendrag:
---------------------------
Valgt Enhet: 5vlx220tff1738-2Slice Logic Utnyttelse:
Antall slice Registrerer: 1 av 138240 0%
Antall slice LUTs: 5 av 138240 0%
Nummeret brukes som Logic: 5 av 138240 0%
Slice Logic Distribution:
Antall Bit skiver brukes: 6
Tall med en ubrukt Flip Flop 5 av 6 83%
Tall med en ubrukt LUT: 1 av 6 16%
Antall fullt brukes Bit skiver: 0 av 6 0%
Antall unike kontroll sett: 1
IO Utnyttelse:
Antall IOS: 22
Antall limt IOBs: 0 av 680 0%
===========================================
Problemet er at jeg trenger å gjøre en arbiter håndtering 64 requesters @ 250 MHz.Jeg var anslå at 64 bit 64:1 (med registrert mellomliggende stadier) bør ta 64 * 5 = 320 skiver.Jeg
har ikke startet ennå koding ... men det virker unyttig<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying eller Veldig trist" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying eller Veldig trist" border="0" />
Lagt etter 1 timer 6 minutter:lut pakking er utført etter "kartet" ...
Design Summary
--------------
Number of errors: 0
Antall advarsler: 2
Slice Logic Utnyttelse:
Antall slice LUTs: 5 ut av 138.240 1%
Nummeret brukes som logikk: 5 ut av 138.240 1%
Nummer bruker O6 utdata: 5
Slice Logic Distribution:
Antall okkupert skiver: 2 av 34.560 1%
Antall LUT Flip Flop parene brukes: 5
Tall med en ubrukt Flip Flop: 5 av 5 100%
Tall med en ubrukt LUT: 0 av 5 0%
Antall fullt brukes LUT-FF parene: 0 av 5 0%Lagt til etter 16 minutter:Området
og tidspunktet kravet er strenge ... kan du fortelle meg om det er en acheiveable mål (64 bit 64:1 mux struct @ 250Mhz) eller ikke .. Jeg får skeptiske ...
-------------------------------------------------- ---
Hver del har en F8MUX.F8MUX kombinerer utganger av F7AMUX og F7BMUX å danne en combinatorial funksjon opptil 27 innganger (eller 16:1 MUX).Bare én 16:1 MUX kan implementeres i en bit, som vist i Figur 5-23.
===========================================
Nå har jeg koden
modulen mux16
(
skriving clk,
input [3] sel,
input [15] i,
output reg q
);
alltid @ (posedge clk) begynner
tilfellet (Sel)
4'd0: q <= i [0];
4'd1: q <= i [1];
4'd2: q <= i [2];
4'd3: q <= i [3];
4'd4: q <= i [4];
4'd5: q <= i [5];
4'd6: q <= i [6];
4'd7: q <= i [7];
4'd8: q <= i [8];
4'd9: q <= i [9];
4'd10: q <= i [10];
4'd11: q <= i [11];
4'd12: q <= i [12];
4'd13: q <= i [13];
4'd14: q <= i [14];
4'd15: q <= i [15];
standard: q <= 1'b0;
endcase
slutt
endmodule
===========================================
Jeg får følgende resultat bruker Xilinx Ise 9.2.02i (IO buffere er ikke påkrevd) => 6 skiver
og også merke til er det ingen F8MUX!
================================
* Final Report *
================================
Final Results
RTL Toppnivå Utdatakoding Filnavn: mux16.ngr
Toppnivå Utdatakoding Filnavn: mux16
Utdataformat: NGC
Optimalisering Mål: Area
Hold Hierarki: NO
Design Statistikk
# IOS: 22
Cell Usage:
# Bels: 7
# LUT3: 1
# LUT6: 4
# MUXF7: 2
# FlipFlops / Latches: 1
# FD: 1
=================================Enhet utnyttelse sammendrag:
---------------------------
Valgt Enhet: 5vlx220tff1738-2Slice Logic Utnyttelse:
Antall slice Registrerer: 1 av 138240 0%
Antall slice LUTs: 5 av 138240 0%
Nummeret brukes som Logic: 5 av 138240 0%
Slice Logic Distribution:
Antall Bit skiver brukes: 6
Tall med en ubrukt Flip Flop 5 av 6 83%
Tall med en ubrukt LUT: 1 av 6 16%
Antall fullt brukes Bit skiver: 0 av 6 0%
Antall unike kontroll sett: 1
IO Utnyttelse:
Antall IOS: 22
Antall limt IOBs: 0 av 680 0%
===========================================
Problemet er at jeg trenger å gjøre en arbiter håndtering 64 requesters @ 250 MHz.Jeg var anslå at 64 bit 64:1 (med registrert mellomliggende stadier) bør ta 64 * 5 = 320 skiver.Jeg
har ikke startet ennå koding ... men det virker unyttig<img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying eller Veldig trist" border="0" /><img src="http://www.edaboard.com/images/smiles/icon_cry.gif" alt="Crying eller Veldig trist" border="0" />
Lagt etter 1 timer 6 minutter:lut pakking er utført etter "kartet" ...
Design Summary
--------------
Number of errors: 0
Antall advarsler: 2
Slice Logic Utnyttelse:
Antall slice LUTs: 5 ut av 138.240 1%
Nummeret brukes som logikk: 5 ut av 138.240 1%
Nummer bruker O6 utdata: 5
Slice Logic Distribution:
Antall okkupert skiver: 2 av 34.560 1%
Antall LUT Flip Flop parene brukes: 5
Tall med en ubrukt Flip Flop: 5 av 5 100%
Tall med en ubrukt LUT: 0 av 5 0%
Antall fullt brukes LUT-FF parene: 0 av 5 0%Lagt til etter 16 minutter:Området
og tidspunktet kravet er strenge ... kan du fortelle meg om det er en acheiveable mål (64 bit 64:1 mux struct @ 250Mhz) eller ikke .. Jeg får skeptiske ...