Er det frekvens jitter?

[agump]

Er det frekvens jitter med produksjon av defferent Xilinx's DCM eller Altera's PLL?Jeg tror Xilinx's DCM eller Altera's PLL vil låse de frekvensen til inngangen klokken, slik at effekten av to defferent Xilinx's DCM eller Alteram's PLL med samme inngang klokken vil ikke ha noen frekvens jitter.Er dette sant?venter din bemerkning.
Med vennlig hilsen.
Agump

 

[Sandeep Karkera]

Hei Agump,

Jeg tror det vil være en liten mengde jitter med ut putte som er spesifisert som CLKOUT_PER_JITT_X i Xilinx enheter.

Vennligst sjekk datablad

hilsen
Sandeep

 

[agump]

Takk for comments.But Jeg tror CLKOUT_PER_JITT_X bør fase jitter.
Med vennlig hilsen
Agump

 

[Sandeep Karkera]

faktisk finnes som er den perioden jitter

Det er også en maksimal fase offset parameter kalt
CLKOUT_PHASE

Hilsen
Sandeep

 

[power-twq]

ja, det er ingen langsiktig frekvens jitter,

men det er syklusen av syklusen frekvens jitter som er forårsaket av

makt støy og annen krets støy.

med vennlig hilsen
agump skrev:

Er det frekvens jitter med produksjon av defferent Xilinx's DCM eller @ ltera's PLL?
Jeg tror Xilinx's DCM eller @ ltera's PLL vil låse de frekvensen til inngangen klokken, slik at effekten av to defferent Xilinx's DCM eller Alteram's PLL med samme inngang klokken vil ikke ha noen frekvens jitter.
Er dette sant?
venter din bemerkning.

Med vennlig hilsen.

Agump