Er det vanskelig

[bitcat]

å utforme en 12bit 200m pipelined ADC med 1.2v makt, 130nm

 

[ricklin]

Er det en CMOS prosessen?Både 12bit og 200 meter er ikke veldig lett for 130nm tech.Selv store selskapet vil velge å lisensiere det fra IP-leverandøren.Hvis bare en lab produkt og uten bekymring for strømforbruk og chip og pin tilordne deretter vil det bli noen hva enkelt.

 

[yxo]

<img src="http://www.edaboard.com/images/smiles/icon_smile.gif" alt="Smil" border="0" />

Den beste måten er besøk www.analog.com, www.ti.com, www.maxim-ic.com, se på ADC med samme parametrene.
Hvis ikke vilikke gjøre det jeg kan si at dette er _VERY_HARD_.

 

[bitcat]

ricklin wrote:

Er det en CMOS prosessen?
Både 12bit og 200 meter er ikke veldig lett for 130nm tech.
Selv store selskapet vil velge å lisensiere det fra IP-leverandøren.
Hvis bare en lab produkt og uten bekymring for strømforbruk og chip og pin tilordne deretter vil det bli noen hva enkelt.

 

[ricklin]

Foruten strøm og området, parallelt ADC kan ha ulike utlignet på det 2 grener som trenger kalibrering.Og for det referanse buffer, fremdeles en 12-bit 200MHz requirment overhead, hvis bruke 2 referanse buffer, få feil av 2 grener vil bli vanskelig å kalibreres.

 

[bitcat]

ricklin wrote:

Foruten strøm og området, parallelt ADC kan ha ulike utlignet på det 2 grener som trenger kalibrering.
Og for det referanse buffer, fremdeles en 12-bit 200MHz requirment overhead, hvis bruke 2 referanse buffer, få feil av 2 grener vil bli vanskelig å kalibreres.

 

[ricklin]

bitcat wrote:Takk.

Kan jeg bruke en referanse for disse to rør ADC kjerner

BTW, Kan du gi meg noen etterretning om buffer design?
Bør jeg bruke eksterne cap for stabil referanse spenning?

 

[bitcat]

ricklin wrote:bitcat wrote:Takk.

Kan jeg bruke en referanse for disse to rør ADC kjerner

BTW, Kan du gi meg noen etterretning om buffer design?
Bør jeg bruke eksterne cap for stabil referanse spenning?

 

[ricklin]

[quote = "bitcat"] [quote = "ricklin"]bitcat wrote:
oh, Kan du gi meg noen etterretning om buffer design?

for eksempel hvordan du definerer buffer's Gain og båndbredden?

Takk.

 

[bitcat]

[quote = "ricklin"] [quote = "bitcat"]ricklin wrote:bitcat wrote:
oh, Kan du gi meg noen etterretning om buffer design?

for eksempel hvordan du definerer buffer's Gain og båndbredden?

Takk.

 

[ricklin]

[quote = "bitcat]
Takk, og jeg har et annet spørsmål, hvor mye nonoverlap tid passer? [/ quote]

Dette avhenger av prosessen og utformingen kontroll, men i de fleste tilfelle ikke overlapper bør påvist av logikk og bør aldri bli spist opp av prosessen og parasitic RC, slik at minst 2 inverter forsinkelse (100 ~ 200ps) er nødvendig, og vanligvis kortere jo bedre fordi flere timing margen til venstre for hold pase.