Er "FOR-LOOP" stat i henhold Xilinx er xst synthesizabl

X

xtcx

Guest
Jeg prøvde ulike former for modus for å gjøre "for-løkke" for bare simulering, men akk det ga ingen resultater. Eventuelle uttalelser som er deklarert inne i løkken er alltid sant, selv etter den konstante reglene ut. For eksempel, for i (bredde-1) til en LOOP jeg hvor bredden er INTEGER: = 5 Sløyfen aldri gjør si ... Vennligst eksperter hjelpe !.... Jeg vil gi min eksempelkode om nødvendig ...! coz Jeg er på det mest skuffet moment.Thanks !......
 
[Quote = xtcx] FOR jeg i (bredde-1) til en løkke der bredden er INTEGER: = 5 Sløyfen ikke si aldri ...[/quote] skriv (bredde-1) downto 1 i stedet for (bredde-1) TIL 1 Jeg skal gi deg liten prosess for å sjekke det ... Prosessen begynner for jeg i 5 downto en sløyfe rapporten "dette er" & integer'image (i) & "iterasjon"; end sløyfe; rapporten "Jeg gikk ut av løkken .."; vente; end prosessen, for løkker er generelt synthesizable, men ikke MENS løkker. FOR looper sløyfe ifølge en løkke variabel som skal være et heltall eller en oppregnet type. Løkken variable skal ikke deklareres. hilsen ..
 
I utgangspunktet enig, med unntak for vurdering av mens løkken unsynthesizable. Disse to konstruerer er selvsagt synthesizable:
Code: 
 i: = 0, mens jeg
 
Vel jeg har aldri sagt at mens sløyfe er ikke synthesizable. Jeg sa "generelt for er synthesizable, er dette ikke tilfelle med mens sløyfe. ' samtidig er tilbøyelige til å slutte uendelig hardware (som ikke er mulig i praksis). om en stund løkke skal regissere mot finite hardware da syntese verktøy vil sikkert slutte maskinvaren tilsvarende.
 
Ja din helt riktig, men akkurat du ikke si hvis en MENS LOOP kunne synthesizable hele tatt. Hvis du følger HDL relatert diskusjonen i forumet, må du merke en betydelig mengde misforståelser og åpenbare feil. Dermed Jeg ønsket å klargjøre at det kan være synthesizable.
 
Enig ...!! For dem som ikke gjennom med syntese konsepter ... vi trenger å nevne det eksplisitt ..
 
Kjære Kvingle,
prosessen begynner for jeg i 5 downto en sløyfe rapporten "dette er" & integer'image (i) & "iterasjon"; end sløyfe; rapporten "Jeg gikk ut av løkken .."; vente; end prosessen ;?
Click to expand...
Det virker som en feil som jeg ikke kan korrigere eller forstå ... Vennligst hjelp meg ... også der for å sjekke ut ?.... I testbench eller ModelSIM ... I don ' t vet hva verktøyet og versjon dere bruker, men jeg får ikke noen forbedringer .... Kan du gi en prøve For-loop program som du har jobbet?, slik at jeg kunne bruke og teste resultatet ... . Min versjon er Xilinx ISE 8.2i foundation edition.please hjelpe meg i clarrify denne tvilen, begrenser dette min programmeringsnivå populært! ...
 
Ok.xtcx. Jeg har gitt deg koden for å forstå hensikten only.its ikke synthesizable. skrive noen små enhetsnivå arkitektur pair.Copy denne prosessen og se utgangen på modelsim kommando prompt.you vil forstå hvor mange ganger løkken blir utført og når du er ute av det. Endre 'downto' til 'å' og se hva som var feil i koden din. (Disse små og Big endians .... watch'em) Håper dette er klart ... [Size = 2] [color = # 999999] Lagt etter 45 minutter: [/color] [/size] kode for deg .... [Size = 2] [color = # 999999] Lagt etter 2 minutter: [/color] [/size] kode
 
Thank you very much kvingle !.... jeg vil se til koden og sjekk det ut ... Uansett vet jeg ikke hvordan man skal arbeide modemlsim i ledeteksten .... Jeg vil se den og svare ... Thanks venn !.....
 
ikke statiske looper er ikke synthesizable hvor som statisk løkker uten timing kontroll systhesizes som kombinatoriske ckts, statisk med timing kontroll syntetiserer som etterfølgende CKS
 
Kjære "madhavisai",
ikke statiske looper er ikke synthesizable hvor som statisk løkker uten timing kontroll systhesizes som kombinatoriske ckts, statisk med timing kontroll syntetiserer som sekvensielle CKS
Click to expand...
Jeg kunne lese den, men jeg kan ikke forstå det at precisely.Could du vennligst utdype det med en liten kode dersom mulig? ... Din hjelp er etterlengtede og verdsatt !.... Thanks !.... Kjære Kvingle, henrettet jeg koden, og det er sant som du sa at det resulterer i noen advarsel og løkken opphører hvis jeg utelater «downto" i TIL LOOP. Jeg kan forstå at FOR-LOOP virker som du har nevnt .... Men hvordan dette simulering er skal hjelpe i sanntid koding ?.... Er det noen possiblilites at denne sløyfen kunne brukes til sanntids koding?. ... Takk
 
[Quote = kvingle] Jeg har gitt deg koden for å forstå hensikten only.its ikke synthesizable. [/Quote] Ja for løkker blir brukt mange ganger i coding.When du ønsker å gjenskape samme type hardware. Det er også brukt i test benker for simulering formål. Og visste du ser ledeteksten ... du trenger ikke å gjøre noe der bare se utgangen.
 
Hei kommer på ya ... Jeg hadde ikke prøvd programmet for sanntid, men når jeg prøver å bruke som syntaks for mitt program, får jeg ikke den eksakte utgang .... Det er uttalelsene inne i for-løkke synes å være utføring alltid .... jeg prøvde å sjekke dette ut med en liten LED-program slik at jeg gjorde som førte til flash 5 ganger bare ved å merke effekten 10 ganger som dette .., -------- ---------------------------- PROCESS VARIABEL REG: STD_LOGIC: = '0 '; BEGIN FOR jeg i 10 downto 0 LOOP reg: = NOT (reg); ledet
 
err ... Vel du trenger å forstå at dette ikke er c programming.Whatever du skrive skaper maskinvaren inni brikken. Tenk hva som vil skje hvis du kobler til produksjon av inverter å legge inn sin ...? ditt design være rent kombinatoriske ... så ingen spørsmål av blinkende LED fordi løkken få utført i noen få delta forsinkelser ....( ikke real-time) Jeg ville foreslå du å gå for noen gode bok om syntese bruker VHDL .. hilsen ...
 
En blinkende LED i synthesizable koden må alltid inkludere et innspill klokke og en klokke skillelinjen henholdsvis en teller som reduserer MHz klokkefrekvens til merkbar Hz størrelsesorden, noe som tyder på minst 20 counter biter. Jeg tror, blinkende lysdioder eksempler burde vært diskutert på forumet før, men en VHDL lærebok lesing er mulig generelt de beste alternativet.
 
Hei Kvingle, avkjøles ya .... jeg går gjennom "VHDL programmering av eksempler" Forfatter Michael Douglas, samt "RTL design ved hjelp av VHDL" av Pong. Vel, problemet er kompilatoren version.I 'm bruker XST, men boken er skrevet til fordel for noen annen synthesizer, tror jeg ikke det name.Even hvis det ikke være tilfelle, Kun Loop eksempler og simulering-baserte operasjoner har blitt gitt i mange bøker som ikke real-time operasjoner, det er hvordan de oppfører seg i maskinvare for eksempel ...... og dermed forvirring .... Sorry for mitt lille skadedyrbekjempelse !.....: D And fvm, hadde jeg allerede prøvd å dele klokken for å få Hz å kjøre for-løkke, men forhåpentligvis det feilet!, hørte jeg det fra noen av mine venner som FOR-LOOP er synthesizable, men bare for simulering formål, ikke for REAL -TIME ... jeg trodde u eksperter kunne har brukt i dine koder og dermed Jeg ba om forslag ... Takk for din respons !....
 
Ok. Jeg vil gi et eksempel på synthesizable for sløyfe .. se denne sløyfen beregner pariteten av en 32 bit vektor. sammen med filen har jeg festet en smekk av hardware ga fra koden. du kan se den en 32 innspill XOR. syntetisere og sjekk ved utgangen din.
 
[Quote = xtcx] jeg hørte det fra noen av mine venner at FOR-LOOP er synthesizable, men bare for simulering formål, ikke for REAL-TIME ...[/quote] Jeg liker vennene dine oxymorons.BTW hva mener du med sythesizable men bare for simulering . Disse VHDL kodene er så primitive i naturen jeg tror et annet verktøy vil ødelegg det. Tross alt som de sier VHDL er bærbar.
 
Alright, alright, la mine venner går ... Dårlig av them.Ok jeg vil prøve koden din og få deg tilbake resultatet snart ....
 
You must log in or register to reply here.

Welcome to EDABoard.com

Sponsor

Back
Top