Et enkelt spørsmål til følgende kode:

[EDA_hg81]

Rett min forståelse:
Code:LIBRARY IEEE;

BRUK ieee.std_logic_1164.ALL;ENTITY teller IS

PORT

(

clock: IN STD_LOGIC;

sload: IN STD_LOGIC;

data: IN heltall området 0 til 31;

Resultatet: OUT heltall området 0 til 31.

);

END teller;ARKITEKTUR RTL av grev IS

SIGNAL result_reg: heltall området 0 til 31;

BEGIN

PROCESS (clock)

BEGIN

IF (clock'event og klokke = '1 ') then

IF (sload = '1 ') then

result_reg <= data;

ELSE

result_reg <= result_reg 1;

END IF;

END IF;

END PROCESS;Resultatet <= result_reg;

END RTL;

 

[aapatel374]

ur right

 

[lucbra]

feil!

Ved stigende kanten av CLK den resulterende verdien av sload (enten '1 'eller '0') vil avgjøre om result_reg får verdien data eller result_reg 1.

Se vedlegg for resultatet i Synplify
Beklager, men du må logge inn for å vise dette vedlegget

 

[EDA_hg81]

hvem har rett?

Jeg er forvirret.

Takk.

 

[aapatel374]

ved stigende kanten & s lasten er 1 og deretter resultatet blir data og annet betyr at hvis sload ikke 1 og deretter resultatet vil bli result_reg 1.betyr sload er kun for å tilbakestille telleren.