ett problem om ModelSim

[nineleo]

Jeg skrev en TCL skript for å kompilere Verilog filen, f.eks

#! / usr / bin / tclsh
exec vlib arbeid
exec vmap arbeid arbeid
exec vlog-rask \
define DDR \
# Define VGA \
top.v \
top_tb.v
det er feil i den sjette linje (kommentar tråd) når du kjører den.
Men hvis endre den til c-shell script, vil det være ok.
hvorfor?
hvordan å rette det?

 

[srisrisri]

Hei alle,
Jeg har et annet problem i ModelSim 5,7 på RH Linux 9.
Når jeg prøver å legge signaler til wave, krasjer programmet gir exit koden som segmentering skyld.Jeg prøvde å teste den med meget meget primitive VHDL kode.Selv da det styrtet.Noen tips om hva som skjer og hvordan du kan fikse dette?
Takk,
SSS

 

[cnspy]

Jeg er ikke sikker, men hvis du sletter kommentaren linje (den sjette linje) vil det være ok.

Hvis modelsim krasjet, sjekker du lisens først.

De fleste av disse type ting skjedde på fikse versjon.

 

[hgby2209]

kan du prøve følgende:

#! / usr / bin / tclsh
exec vlib arbeid
exec vmap arbeid arbeid
exec vlog-rask \
define DDR \# define VGA \

;
# Define VGA \
top.v \
top_tb.v

 

[dada1019]

exec vlib arbeid
exec vmap arbeid arbeid
exec vlog-rask \ top.v \ top_tb.v