A
arbalez
Guest
Jeg fikk denne modelsim problem etter simulere en post-syntese design fra quartusII.hvorfor virker dette skje?Jeg har prøvd å endre oppløsning til 1 ps, 1 ns, og selv 1 oss, men fortsatt simuleringen ikke kjøre skikkelig.Er dette har å gjøre med vhdl design-koden og dens testbench?eller på grunn av verktøyet-relatert problem?# ** Feil: (vsim-3601) gjentakelse nådd ved tid 0 oss.# ** Note: (vsim-3602) Forsinkelser ble avkortet under utarbeidelse av design.takk på forhånd.