Få positiv slakk hjelp Design Compiler

T

tony_taoyh

Guest
Hei,

Ha en god dag.

For syntese hjelp Design kompilatoren, er det noen alternativ
å la syntese få positiv slakk?

For eksempel, jeg vil ha det verste vente med å bli 0,15 ns,
hvordan du får det?

Vennligst ikke bruk "set_clock_uncertainty" kommandoen.

Thanks a lot.

 
du kan lage klokke med den periode mindre 0.15ns enn selve perioden.

 
Dette er samme som set_clock_ncertainty.

I Ambit, det er ett alternativ:
do_optimization-slakk 0,15.

do_optimization = optimalisere i DC.Takk.

 
set_critical_range 0.15 vil gjøre kompilatoren til cosider stier som slakk er mindre 0.15
som kritisk banen og gjøre mer optimalisering.

 

Welcome to EDABoard.com

Sponsor

Back
Top