Jeg designe et bist krets for hukommelse program som bruker Verilog koder.Når jeg har fått mitt design klar, hvordan kan jeg vurdere feilen dekning i mitt design - bist?Hva er vanlig praksis?
I motsetning til tilfeldige logikk, må vi vurdere mange flere feil modeller for minner.Hoven på feil modell alene er ikke nok, siden tettheten av SRAMs kan gi overgang, åpne, kopling, og mange andre forskjellige feil.
Når du trenger for å utforme en bist krets, vil du først velge en kjent bist algoritme for å implementere, normalt en slags mars algoritme.Effektiviteten av disse kjente bist algoritmer er dokumentert i ulike aviser.En god referanse er Van de Goor's bok "Testing Semiconductor Memories".
Her er en link til hans avis på effektiviteten av ulike bist algoritmer i testing DRAM.Du kan se på sine referanser å lese om testing SRAMs.
This site uses cookies to help personalise content, tailor your experience and to keep you logged in if you register.
By continuing to use this site, you are consenting to our use of cookies.
