Feil dekning i RTL-kode

[aditya_vij]

Jeg har design bist multiplikator.
å beregne fautl dekning av ovennevnte chip.Jeg må indusere skyld i mellomliggende noder.
kanne alle ettall vite hvor å indusere skyld i RTL design.

 

[dr_dft]

Å injisere en enkelt feil i Verilog, kan du ganske enkelt bruke 'makt' uttalelse.
Det er imidlertid ikke vanlig å finne feil dekning i RTL.Årsaken er at feilen dekning antallet kan variere betydelig med gjennomføringen.Derfor er det bare feil dekning 'estimatorer "i RTL, men ikke" kalkulatorer ".

 

[AlexWan]

Hei, aditya_vij

Hvorfor du har tenkt å teste stuck-at feil i RTL fase?Etter syntese og P & R, ledningen navn og klinka navnet endres.Du kan ikke sikre feilen dekning i RTL fase er lik i Netlist fase.