Feil i modell sim! behage hjelpe!

[jianhuachews]

Hei folkens .. Kan noen hjelpe meg å se på problemet ..? Modelsim ga meg denne feilen på min test benk ..

# ** Feil: C: / Users / Chew / Desktop / columncounter tb.vhd (20). Signal "col_out" er type ieee.std_logic_1164.STD_LOGIC_VECTOR; forventer typen ieee.NUMERIC_STD.UNSIGNED

Mens mitt program kode kan kompileres ... Jeg vet ikke hva som er galt! program

 library IEEE; bruk IEEE.STD_LOGIC_1164.ALL; BRUK IEEE.STD_LOGIC_UNSIGNED.ALL; enhet column_counter er port (col_out: std_logic_vector (3 downto 0); rst: i std_logic; clk: i std_logic); end column_counter; arkitektur Behavioral av column_counter er signal temp: std_logic_vector (3 downto 0); begynne prosessen (clk) begynne if (rising_edge (clk)) så hvis (RST = '1 ') da temp '0', andre => '1 '); annet temp (1)

 

[ckshivaram]

sjekk linken her http://www.ece.cmu.edu/ ~ kbiswas / se_man.pdf

 

[vipinlal]

Er det en ekstra semikolon i denne linjen i testbench koden? signal col_out: std_logic_vector (3 downto 0);;

 

[sanju_]

col_out! Std_logic_vector (3 downto 0);

i hovedprogrammet på innsiden enhet denne linjen er "IN" eller "UT"?? erklære det

 

[jianhuachews]

hei folkens! takk for hjelpen å oppdage feilene. Jeg har erklært det til "ut" i linjen av foretaket. og også jeg har fjernet det ekstra "," Men det er fortsatt gir meg den samme feilen!

 

[sanju_]

Hei folkens! takk for hjelpen å oppdage feilene. Jeg har erklært det til "ut" i linjen av foretaket. og også jeg har fjernet det ekstra ";"! Men det er fortsatt gir meg den samme feilen

det fungerer .. i ISIM når du redigerer den

 

[jianhuachews]

hey sanju takk for å prøve å kompilere den! Jeg hadde det skrevet i et annet sett med filer med nøyaktig samme redigeres koder og det fungerer ... Jeg lurer på hvorfor .. Anw tusen takk for hjelpen folkens!