Feil i Verilog-kode

[GCK]

Jeg bruker Modelsim 5.7 for sammenstillingen av Verilog koden.

det gir feil på
'define op ==

sier at innrykket på 'd' er forventet.

 

[echo47]

Bruk omvendt apostrof tegnet (hex verdi 60) i stedet for den vanlige apostrof (hex verdi 27).

`definere op ==

 

[GCK]

takk,

at feilen ble fjernet fra det punktet, men når jeg skriver somthing like

Resultatet = a `op b;

den gir feil som nær ',': IDENT venter

 

[echo47]

Begge disse arbeide for meg i ModelSim 6.3A.Jeg har ikke 5,7 lenger.

Code:

`definere op ==modul topp (a, b, resultat);

input a, b;

output resultat;tildele resultat = a `op b;

endmodule

 

[GCK]

vil u pls sende meg fikse for ur-versjonen hvis mulig.

Takk