FIFO Bekreftelse

[spauls]

Jeg må verifisere en FIFO-modul,
kanne enhver behage fortelle hva som kunne hjørne saker for det.

 

[jay_ec_engg]

Har u design FIFO-modulen i FPGA??hvis ja så har u brukt parametriske modulen perticular verktøyet??(Som i Altera FIFO LPM )....??

hvis ja .. u kan bekrefte det enkelt.bare gi klokke pulser ...lese eller skrive signal (for testing, først skrive noen data og deretter lese den) og sjekk det om ur får currect data eller ikke ...

 

[AlexWan]

spauls skrev:

Jeg må verifisere en FIFO-modul,

kanne enhver behage fortelle hva som kunne hjørne saker for det.

 

[gold_kiss]

Hei,
Du kan først starte med forholdene
1.FIFO Full - read / write
2.FIFO Empty - read / write
3.FIFO halvfull - read / write
4.FIFO sist men en hel - read / write
5.FIFO tomt - kontinuerlig lese
6.FIFO full - kontinuerlig skrive

Avhengig av dybden av FIFO du prøve disse testcases.

Takk,
Gold_kiss

 

[yeewang]

tilfeldige tester vil et godt supplerende måte å teste design.

 

[beta0]

yeewang skrev:

tilfeldige tester vil et godt supplerende måte å teste design.

 

[tropper]

hvis u vil gjerne få noen eksempel finne det på "opencores"

 

[jelydonut]

Hvis du arbeider med 2 klokke domener se etter glitching på FIFO fulle / tomme linjer ..

jelydonut

 

[qjlsy]

lese-skrive samtidig på grensen forhold (ta full, tomt, nesten full, nesten tomt for eksempel) må utbetales mye oppmerksomhet til.

 

[hong_vito]

du finne ut synospys's forum.
det har en god referanse

 

[AlexWan]

hong_vito skrev:

du finne ut synospys's forum.

det har en god referanse

 

[askrkrao]

Bra