Flere klokke domenet sync

V

vintujose

Guest
Hei Jeg er en ny bee
Jeg trenger å hvordan er synkroniseringen mellom to klokke domener er gjort.
Hvordan kan jeg designe den benytter VHDL uten å bruke Async FIFO.

hvis noen har en generisk kode kan du gå videre til meg
med hilsen
kewl

 
Vennligst bruk søk i dette forumet, hadde som tema er rettet noen ganger

 
Hei,

Kanskje du allerede fått svar, men likevel:

Å synkronisere et signal som kommer fra en annen klokke domene kan du bruke en dobbel FF samtidighet, for eksempel:

Code:process (clk, rst)

begynnehvis RST = '0 'da

in_sig = '0 ';elsif rising_edge (clk) then

tmp <= in_sig;

in_sig_s <= tmp;

end if;end process;

 
Hei shnain, er løsningen din ok, men min sak er litt annerledes, kan du løse det ?.... Like my design (FPGA) kommuniserer med en kodek som har en clk av 2MHz, men derimot kodeken er en mester her ... Du kan ikke foreta noen handshaking å that.Because det clk ikke er kontrollerbar ..... Er det noen løsning for å synkronisere denne clk ?.... og smake på data med min synkronisert FPGA clk? ...

 
Clock domenet synkronisering er ikke en enkel løsning, på grunn av metastability problemer.Dette problemet er ganske stort, og du bør undersøke litt på internett for å forstå hva det er.Men det er to løsninger:

1 - for en enkelt signal bruke 2 cascaded flip-flopper, synkronisert med destinasjon klokke.

2 - for en dataflyt, bruk en FIFO med to klokke domener (FIFO integrerer de nødvendige logikken for å håndtere riktig klokken domenet krysset problemer).

Lykke til

 
robinh skrev:

2 - for en dataflyt, bruk en FIFO med to klokke domener (FIFO integrerer de nødvendige logikken for å håndtere riktig klokken domenet krysset problemer).

 

Welcome to EDABoard.com

Sponsor

Back
Top