For Gatelevel simulering med produksjon av DesignCompiler

[themeis]

Kjære ingeniør folk

Jeg vil gjerne ha dine råd.
Med Virsim, jeg ønsket å simulere min gate-nivå netlist synthesized by DesignCompiler.

Med synthesized netlist og bibliotekfilen, jeg brukte virsim.
Men jeg kunne ikke simulere fordi bibliotekfilen (~~~. lib) er ASIC standard celle biblioteket; Det er ikke et verilog-format biblioteket.

Hvordan kan jeg konvertere ASIC bibliotekfilen til verilog biblioteket?
Kunne noen kommentar til det?
Takk mye.

PS Kan jeg bare simulere min netlist med ASIC standard biblioteket i Virsim?

 

[tariq786]

Jeg tror disse lib filer er binære, og du skrånende konvertere dem.

Jeg håper noen senior medlemmer kan kaste mer lys

 

[paulki]

Hi themis,
Du skrånende gjøre GLS med. Libs.Du trenger Verilog / VHDL atferdsdata modeller for GLS (Disse Verilog / VHDL bibliotekene vil nøyaktig etterligner adferden av. Lib celler).Jeg tror det samme Foundry leverandører vil forsyne Verilog / VHDL biblioteket modeller for GLS Sims.

-Paul

 

[NITIN BHARDWAJ]

Hei,
Ingen sikker synopsys verktøyet men conformal kan skrive ut verilog modeller etter å ha lest. Lib biblioteker.

Hilsen;

 

[paulki]

Sitt gode atleast Cadence verktøyet har mulighet til å skrive ut Verilog modell fra. Lib.Vær publisere måte å skrive ut Verilog modell fra. Libs.

-Paul

 

[ljxpjpjljx]

Jeg tror du trenger BFM disse lib i RTL-format!