Forskjell mellom signaler og variabler

[sachin maheshwari]

hei .....and variables
in VHDL

kan noen fortelle meg wat er forskjellen mellom signaler
og variabler
i VHDL

 

[zolam]

se på dette som i matematikk: f (x)
F er funksjonen følgende noen regel, og x er parameterverdiene

 

[sachin maheshwari]

enn for svaret, men jeg vil mer relevante svar.

 

[vlsi_whiz]

Et signal i VHDL er en wire.Et signal vil bli syntetisert i en ledning eller en flip-flop/latch avhengig av hvordan du bruker den.Signaler er globale, de er synlige for hele modulen / enhet.

En variabel er en midlertidig lagringsplass element.Variablene er lokale, dvs. de bare er synlige inne i prosessen der du fortolle dem.Variablene er hovedsakelig syntetisert i låsene eller FFS.Variabler kan kun deklarert og brukes i en prosess.

Se VDHL syntese grunning av J. Bhasker for mer info.

 

[tosonal.jain]

sachin maheshwari skrev:

hei .....

and variables
in VHDL
kan noen fortelle meg wat er forskjellen mellom signaler
og variabler
i VHDL

 

[vinodkumar]

Hei
så langt som allerede bekymret:
signalet er en wire i VHDL hvor som variabel er en midlertidig lagringsplass element (ingen HW syntetisert);

hvis vi ønsker å endre verdien i samme syklus erklærer variabel annet signal (i neste klokken).

 

[megastar007]

Videre kan variabler også synthezied til FF om lesing ble gjort b4 skriftlig (tildeler).Det er en fordel å bruke variabel i stedet for signal i samme prosess.

 

[sanjay298]

i VHDL for signalene sjåføren er opprettet som tildeler verdiene på det planlagte tidspunktet
men for variablene ingen slike drivere blir opprettet.

verdiene til variabelen er tildelt uten deltaet forsinkelse, men for signalene verdiene er alltid tildeles etter deltaet forsinkelsen dersom ingen forsinkelse er angitt i oppdraget uttalelse.