forskjeller i verifikasjon språk

[Jayant]

hva er forskjellen mellom e, Vera, systemc & systemVerilog språk ... vennligst forklar

 

[AlexWan]

Kanskje følger en referere:
Code:Verilog PLI vera e systemc system-Verilog

easy easy hard hard lett

hendelse base cycle base cycle basis syklus base hendelse base

co-simulering co-simulering co-simulering co-simulering co-simulering

trenger PLI til kan kan kontrollere kan kontrollere kan kontrollere <- (kontroll minne)

ingen klasse klasse klasse klasse klasse

langsom quick quick quick slow

no hevde hevde hevde noen hevde

IEEE Synopsys cadence IEEE Synopsys / Cadence

tilfeldig grense tilfeldig random random random

 

[Jayant]

Dette gir ikke oversikt over hvilke funksjoner som støttes i enkelte språk, og mangler i andre.

 

[AlexWan]

Dersom du ønsker å vite om hvilke funksjoner som støttes av ett språk, bør du sjekke innføring kapittelet brukerhåndboken for hvert språk.