forurensning forsinkelse

Hei GCK,
Denne gangen er genrally brukes i Flops, er det mengden av tiden det tar å gjøre en endring på Q fra det øyeblikk når klokken kanten brukes.Dette er svært viktig i å estimere holde tiden.

Thanks and Regards]
satyakumar

 
hei satyakumar,
vil u pls sette mer lys på dette, hvis noen doc er der pls sende.

 
Hei ...
forurensning forsinkelse er noe annet enn minimum eller minst mulig forsinkelse tatt av logikken element ... mens kritiske banen forsinkelsen er den maksimale forsinkelsen tatt av logikken element ... selvfølgelig det bestemmer Hold gang i design ... .

 
@ satyakumar,
"Det er mengden av tiden det tar å gjøre en endring på Q fra det øyeblikk når klokken kanten brukes"

ER DET «TCQ" av Flip Flop at U henviser til??

 
Hei,

Du må forstå at GYLDIG innganger ta seg tid til å fremstå som GYLDIG utganger.Denne forsinkelsen (eller tid) er ingenting, men propagation delay.

Men UGYLDIG innganger ta et endelig tid (eller forsinkelse) for å fremstå som UGYLDIGE utganger.Dette kalles Contamination forsinkelse.

Hvis du tror det fra transistor nivå synspunkt tenke på terskelen spenning på transistoren.Men hvis du tenker fra Digital synspunkt, tenk på Noise Margin analysen.

Egentlig snakker du trenger forurensning forsinkelsen bare mens designe kretser, ellers kan anta det null i timing analyse.

Skål!

 
Hei,
Very interrsting spørsmål.Vennligst har anyboby dokumentasjon om dette temaet å dele den?
Takk.

 
Jeg vil prøve å gjøre diagrammer og poste dem her, gi meg litt tid.

 

Welcome to EDABoard.com

Sponsor

Back
Top