FPGA fordel 7.2, modelsim med systemC

[mr_byte31]

hei alle
Jeg har FPGA fordel 7.2
jeg vil simulere systemC modulen
Hvordan kan jeg simulere det på modelsim
her er koden jeg ønsker å simulere
Quote:

/ /

/ / Opprettet:

/ / By - Ahmed.UNKNOWN (Ahmed)

/ / På - 02:39:23 26/12/2008

/ /

/ / Med Mentor Graphics HDL Designer (TM) 2005,3 (Build 75)

/ /

# include <systemc.h>

SC_MODULE (new_top)

(

sc_signal <bool> reset;

counter_top toppen;

sc_clock CLK;

void sc_main_body ();

SC_CTOR (new_top)

: Reset ( "reset"),

Top ( "topp")

CLK ( "CLK", 10, SC_NS, 0.5, 0.0, SC_NS, false)

(

top.reset (reset);

SC_THREAD (sc_main_body);

)

);

void

new_top:: sc_main_body ()

(

reset.write (1);

vent (5, SC_NS);

reset.write (0);

vent (100, SC_NS);

reset.write (1);

vent (5, SC_NS);

reset.write (0);

vent (100, SC_NS);

)

SC_MODULE_EXPORT (new_top);