fpga området

[ramzitligue]

hei,
Jeg laget 2 typer komponenter (skrevet i VHDL): Den første er Synkron (bruk av clk) og den andre er Asynchronous.the første forbruker mindre fpga området enn second.i tror det
er normalt men jeg kan ikke finne de gode forklaring på dette, kan noen hjelpe meg?

 

[vlsi_whiz]

Svaret på dette spørsmålet ligger i struktur eller arkitektur FPGAs.FPGAs er designet med DFF's, MUXs, LUTs og noen combnational porter.Så hvis du implementere en synkron design ..det vil konsumere mindre område som det er mange FFs.Når en combinational ckt må iverksettes ...den FFs sammen med MUXs må kabeltilkoblede / koblet til danne combinational logikk.

Dette er hvorfor det er en koding stil (ett-HOT) når targettging FPGAs ...slik at flere av FFs er inferred.Dette bidrar til å redusere området samt øke ytelsen.

 

[ramzitligue]

Hei, takk for å reagere, men beklager jeg forstår ikke hva som FF og fordelen av å bruke dem i synkron komponenter og hvorfor de ikke er brukt i Asynkrone komponenter? takk

 

[vlsi_whiz]

Hva jeg mente med FF er Flip-Flops.FPGAs har mer antall Flip-flops enn combinational logikken i dem.Dette bidrar i utformingen sekvensielle design samt combinational design.FPGAs har DFF, DFFCE, DFF med Tilbakestill / Clear..etc ..Disse vil variere depening på leverandør (@ ltera / Xilinx) og type FPGA familien.
Combinational logikk stede i form av OG / nog porter MUXes, vekselrettere og buffere.Bortsett fra dette LUTs og Block RAMs er også til stede for lagring.

For mer informasjon se ASICS bok, komplett arkitektur FPGAs og ASICS gis der.