J
joc_06
Guest
Jeg har et design som består av en DSP og noen eksterne enheter som jeg implementere i FPGA (en XC2v6000 Xilinx del).På øverste nivå jeg hadde instanciated 16KW av PRAM og alt var bra.Koden løp og jeg kunne overvåke den ved hjelp av vår IDE perfekt.
Nå codesize har vokst og jeg trenger mer PRAM (opp til 32KW).Så jeg endre tallene tilsvarende (parametre) til IRAM at vi bruker og adresse buss bredde til å håndtere dette, og i henhold til alle rapportere filer denne væren er instanciated fine.The. SRR filen som Xilinx programvare produserer rapporter riktig ram størrelse fine.
Men nå programvaren lastes så langt som 0x6000-1.etter 0x6000 er det all useriøs i koden plass og det vil ikke kjøre.Jeg kan ikke forklare dette, og det er wrecking hodet og kaster bort tiden min.Kan noen kaste lys over min tilsynelatende erronous problem?
Nå codesize har vokst og jeg trenger mer PRAM (opp til 32KW).Så jeg endre tallene tilsvarende (parametre) til IRAM at vi bruker og adresse buss bredde til å håndtere dette, og i henhold til alle rapportere filer denne væren er instanciated fine.The. SRR filen som Xilinx programvare produserer rapporter riktig ram størrelse fine.
Men nå programvaren lastes så langt som 0x6000-1.etter 0x6000 er det all useriøs i koden plass og det vil ikke kjøre.Jeg kan ikke forklare dette, og det er wrecking hodet og kaster bort tiden min.Kan noen kaste lys over min tilsynelatende erronous problem?