Frequncy multiplikator i Verilog

[surajdash]

Er det mulig å lage en frekvens multiplikator med Verilog som kan implementeres i en FPGA? Det betyr gitt et inngangssignal med frekvens f kan en krets gjøres som beregner frekvensen M * f??

 

[FvM]

Enten som en tids-diskret ADPLL, vet du om det, eller ved hjelp av innebygde hardware PLLs tilgjengelige med noen FPGA familier.

 

[surajdash]

Egentlig Jeg ville vite hvordan kan jeg opprette et annet signal som har en frekvens M ganger inngangssignalet frekvens der M> 1. Slik at signalet genereres har en frekvens større enn input frekvens. ADPLL hjelper meg å få et signal som har en frekvens lavere enn inngangssignalet.

 

[FvM]

ADPLL hjelper meg med å få et signal som har en frekvens lavere enn inngangssignalet.

ADPLL kan oppnå frekvens multiplikasjon med en ekstra høy frekvens systemklokken.

 

[surajdash]

Hva om systemet har bare én inngang og jeg trenger å generere en klokke ved hjelp av signalet. Som jeg trenger å generere klokken for K disken og ID teller (DCO) som er multipler av klokkesignal gitt som innspill.

 

[FvM]

Som sagt, trenger du en høy frekvens inngang klokke eller en FPGA med intern hardware PLL å generere den.

 

[Iamventure]

Å gjøre bruk av DLL-filer kan hjelpe for ditt problem. Har samme signal gikk gjennom Delay looper for å oppnå en høyere frekvens for innspill. Jeg har ikke syntetisert en, men har sett konseptet av dette i Xilinx.

 

[ravics]

Du kan bruke digital klokke ledere (DCMs) som tilbys av FPGA Selger.